流连接器

连接两个ip数据流接口

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库:
SoC Blockset /硬件逻辑连接

描述

的流连接器块连接两个ip数据流接口。在FPGA中使用这个块的SoC应用程序连接两个IPs模式。

港口

输入

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`wrData`——输入流数据
标量

输入流数据从数据源。这个值指定为一个标量。

数据类型:单|双|int8|int16|int32|int64|uint8|uint16|uint32|uint64|不动点

`wrValid`——有效的输入流数据
布尔标量

控制信号表明如果输入数据源的数据是有效的。当这个值(真),块接受上的值wrData端口。当这个值(假),忽略了价值wrData端口。

数据类型:布尔

`wrLast`——去年击败在破裂的迹象
布尔标量

控制信号表明最后击败来自上游IP的数据。

数据类型:布尔

`rdReady`——准备好信号从下游接口
布尔标量

控制信号,表示如果可以发送流数据块下游接口。当这个值(真),下游准备接收数据块。

数据类型:布尔

输出

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`rdData`——输出流数据
标量

数据输出流到下游的目的地IP。

数据类型:单|双|int8|int16|int32|int64|uint8|uint16|uint32|uint64|不动点

`rdValid`——有效输出流数据
布尔标量

控制信号表明如果输出流的数据是有效的。

数据类型:布尔

`rdLast`:表示去年击败在破裂
布尔标量

控制信号表明输出流数据现在有最后击败破裂数据。

数据类型:布尔

`wrReady`——准备好信号上游接口
布尔标量

控制信号表明如果块可以从上游接口接收流数据。

数据类型:布尔

模型的例子

流数据从硬件到软件

提出了一种系统的方法来设计硬件逻辑之间的数据通路使用SoC Blockset (FPGA)和嵌入式处理器。应用程序经常分区之间的硬件逻辑和嵌入式处理器在芯片系统(SoC)设备来满足吞吐量、延迟和处理要求。你会设计和模拟整个应用程序由FPGA和处理器的算法,内存接口和任务调度来满足系统需求。然后,您将生成代码验证硬件设计的模型和实现SoC设备。