通过在Simulink中提供FPGA板和仿真之间的连接,HDL验证器™自动验证FPGA板上的HDL代码金宝app®或MATLAB®.
FPGA在环(FIL)使您能够运行Simulink或MATLAB仿真,与运行在FPGA板金宝app上的HDL设计同步。
FPGA数据捕获是在FPGA上运行设计时观察设计信号的一种方法。它根据您的配置和触发器设置从FPGA捕获信号数据窗口,并将数据返回到MATLAB或Simulink。金宝app
MATLAB AXI master提供了从MATLAB访问实时板上内存位置的访问。必须在FPGA设计中包含MATLAB AXI主IP。
要使用这些特性,必须使用支持的连接类型和支持的合成工具将支持的FPGA板连接到MATLAB主机金宝app。
这个支持包金宝app使fpga在环路中模拟的板在表中。FPGA数据捕获和MATLAB AXI主可用在那些有JTAG USB Blaster I或USB Blaster II连接的板上。
请注意
MATLAB AXI主机支持通过以太网的英金宝app特尔®箭头®马克斯®10十板。
MATLAB AXI master支持PC金宝appI Express for Intel Arria®10 GX。
设备的家庭 | 董事会 | 以太网(FIL) | JTAG (FIL, AXI Master, Data Capture) | PCI Express (FIL)[一个] | 评论 |
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