建立了MATLAB作为阿喜的主人
从MATLAB来访问的内存位置®或仿真金宝app软件®,你必须包括MATLAB AXI主IP FPGA设计。这个IP连接到奴隶在董事会的内存位置。IP同时响应读写命令从MATLAB或仿真软件,在JTAG, PCI Express或以太网电缆。金宝app
结合MATLAB AXI FPGA设计的主IP
设置AXI主IP访问从MATLAB或仿真软件,遵循这些设置步骤:金宝app
为MATLAB AXI主IP添加路径文件到你的项目中使用
setupAXIMasterForQuartus函数。打开第四的®,从IP目录选择MATLAB AXI主IP在FPGA设计。
当使用JTAG物理连接,选择MATLAB作为AXI主。
当使用以太网物理连接,选择UDP Matlab作为阿喜的主人和以太网MAC中心并将它们添加到您的项目。
当使用作为PCIe物理连接,选择作为PCIe MATLAB作为阿喜的主人并将它添加到您的项目。
在FPGA项目,允许指定哪个地址AXI主IP访问。
请注意
阿喜主IP支持AXI4 Lite, 金宝appAXI4,阿尔特拉®阿瓦隆奴隶内存位置。FPGA互连自动转换AXI4事务协议的每个地址。
编译您的FPGA项目,包括MATLAB AXI主IP。
你的FPGA板连接到主机使用物理电缆(JTAG、PCI Express或以太网电缆)。
与编译程序FPGA设计。
请注意
或者,您可以执行这些步骤的HDL编码器™指导工作流程通过使用一个样本参考设计,例如一个包含在这个例子:IP核心代工作流没有嵌入式ARM处理器:箭头十马克斯10 FPGA评估工具(高密度脂蛋白编码器)。
加载FPGA的设计后,您可以访问内存映射位置在黑板上。
从MATLAB访问董事会,创建一个aximaster对象和使用readmemory和writememory方法来读写内存映射位置在黑板上。
从仿真软件访问董事会,创建一个模型,包括模型金宝appAXI大师写和阿喜主人读在里面。配置块读写内存映射位置在黑板上。有关更多信息,请参见使用仿真金宝app软件来访问FPGA的位置。
JTAG注意事项
当使用JTAG作为一个物理连接你的董事会,你可能会额外ip使用相同的JTAG连接。这样的“诱导多能性”包括FPGA数据捕获,英特尔®SignalTap II或Xilinx®Vivado®逻辑分析仪的核心。然而,这些应用程序可以使用的只有一个JTAG电缆。你必须释放aximaster对象返回JTAG资源供其他应用程序使用。
最常见的冲突利用JTAG电缆重新编程的FPGA。你必须停止任何FPGA数据捕获或MATLAB AXI大师JTAG连接之前,您可以使用FPGA电缆项目。
主机之间的最大数据速率和FPGA JTAG时钟频率是有限的。英特尔公司董事会,JTAG时钟频率是12 MHz或24 MHz。Xilinx董事会,JTAG时钟频率是33 MHz或66 MHz。JTAG频率取决于电缆的类型和所支持的最大时钟频率FPGA板。金宝app
