使用MATLAB作为AXI Master以访问连接到FPGA的外部DDR存储器。FPGA设计实例化了用于访问DDR存储器的英特尔DDR内存控制器。该存储器控制器提供了一个存储器映射从接口，用于从FPGA读取和写入操作。MATLAB作为AXI主设备提供AXI主IP，允许MATLAB访问FPGA中的任何内存映射的从IP。在此示例中，我们演示了如何将JTAG MATLAB作为AXI主IP或以太网MATLAB作为AXI主IP集成到QSYS设计中，然后从MATLAB读取和写入DDR内存。

使用HDL Coder™IP Core Generation Workflow为Intel®部件开发参考设计，不使用嵌入式ARM®处理器，但仍然使用HDL Coder™生成的AXI接口来控制DUT。这个例子使用MATLAB作为来自HDL验证器™的AXI主IP，通过启用参考设计参数选项来访问HDL编码器™生成的DUT寄存器插入JTAG MATLAB作为AXI Master．然后可以直接从MATLAB访问DUT寄存器。或者，您可以使用Intel Qsys (TM) JTAG到Avalon Master Bridge IP，在Qsys System Console中使用Tcl命令访问FPGA寄存器。对于Intel JTAG AXI Master，您需要创建一个自定义参考设计。FPGA设计是在Arrow DECA MAX 10 FPGA评估套件上实现的。

使用基于以太网的MATLAB作为来自HDL Verifier™的AXI主IP访问HDL Coder™生成的寄存器。MATLAB作为AXI Master提供从MATLAB直接访问FPGA寄存器。FPGA设计是在Arrow DECA MAX 10 FPGA评估套件上实现的。