使用HDL Coder™IP核心生成工作流程为没有嵌入式ARM®处理器的Intel®零件开发参考设计，但它仍然利用HDL Coder™生成的AXI接口来控制DUT。此示例使用MATLAB作为AXI Master IP从HDL Verifer™通过启用参考设计参数选项来访问HDL Coder™生成的DUT寄存器将JTAG MATLAB插入AXI Master。然后，您可以直接从Matlab访问DUT寄存器。或者，您可以将Intel Qsys（TM）JTAG使用到Avalon Master Bridge IP，以在Qsys系统控制台中使用TCL命令访问FPGA寄存器。对于英特尔JTAG AXI Master，您需要创建自定义参考设计。FPGA设计在箭头Deca Max 10 FPGA评估套件上实现。

说明了如何使用使用atenceflow™块建模的I2C主控制器来建模I2C控制器来配置音频编解码器芯片。