使用HDL编码器™ IP核心生成工作流，用于为没有嵌入式ARM处理器但仍使用HDL编码器的英特尔®部件开发参考设计™ 生成用于控制DUT的AXI接口。此示例使用MATLAB作为来自HDL验证器的AXI主IP™ 访问HDL编码器™ 通过启用参考设计参数选项生成DUT寄存器插入JTAG MATLAB作为AXI主机. 然后可以直接从MATLAB访问DUT寄存器。或者，您可以使用Intel Qsys（TM）JTAG到Avalon主桥IP，在Qsys系统控制台中使用Tcl命令访问FPGA寄存器。对于“英特尔JTAG AXI主机”，您需要创建自定义参考设计。FPGA设计在Arrow DECA MAX 10 FPGA评估套件上实现。

说明如何使用使用Stateflow建模的I2C主控制器对I2C控制器建模™ 用于配置音频编解码器芯片的块。