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FPGA ボードのカスタマイズ
機能の説明
HDL Coder™ ソフトウェアと HDL Verifier™ ソフトウェアの両方で、ターンキーまたは FPGA インザループ (FIL) ワークフローで使用できる事前定義された FPGA ボードが使用されています。サポートされているボードの一覧は、HDL ワークフロー アドバイザーまたは FIL ウィザードで確認できます。FPGA Board Manager では、これらのワークフローのいずれかを使用するためのボードを追加できます。ボードを追加するには、ボードの仕様ドキュメンテーションにある関連情報が必要です。
FPGA Board Manager は、カスタム ボード構成を作成するために必要な手順を実行するためのウィザードやダイアログ ボックスにアクセスするためのポータルです。また、次のオプションにアクセスすることもできます。
カスタム ボードのインポート
追加の変更を加えるためのボード定義ファイルのコピー
新しいボードの検証
カスタム ボードの管理
FPGA カスタム ボードの管理は、以下のインターフェイスから行います。
FPGA Board Manager: ボード定義ファイルの追加、インポート、削除などの管理作業のポータル。
New FPGA Board Wizard: このウィザードでは、ボードの仕様ドキュメンテーションから得られた情報を使用してカスタム ボード定義を作成できます。
FPGA Board Editor: ボード情報の表示や編集を行うためのユーザー インターフェイス。
まず最初に、FPGAボードの要件を確認し、カスタム FPGA ボード定義の作成に記載されている手順に従います。
FPGAボードの要件
FPGA デバイス
以下のいずれかのリンクを選択して、サポートされている FPGA デバイス ファミリの最新のリストを確認してください。
FPGA インザループ (FIL) で使用する場合は、Supported FPGA Device Families for Board Customization(HDL Verifier)を参照してください。
FPGA ターンキーで使用する場合は、ボードのカスタマイズでサポートされている FPGA デバイス ファミリを参照してください。
FPGA 設計ソフトウェア
Altera®Quartus®II または Xilinx®ISE が必要です。必要なソフトウェア バージョンについては、HDL Coder または HDL Verifier の製品ドキュメンテーションを参照してください。
FIL または FPGA ターンキーを使用するには、以下の MathWorks®ツールが必要です。
ワークフロー | 必要なツール |
---|---|
FPGA インザループ |
|
FPGA ターンキー |
|
一般的なハードウェア要件
FPGA 開発ボードを使用するには、以下の FPGA リソースがあることを確認します。
クロック: FPGA に接続されている外部クロックが必要です。クロックは差動クロックまたはシングルエンド クロックを使用できます。許容されているクロック周波数は 5 MHz ~ 300 MHz です。FIL で使用する場合、クロック周波数に関する要件が追加されます (FPGA インザループのイーサネット接続要件を参照してください)。
リセット: FPGA に接続されている外部リセット信号はオプションです。この信号を使用する場合、FPGA 設計のグローバル リセットとして機能します。
JTAGダウンロードケーブル: FPGA プログラミングには、ホスト コンピューターと FPGA ボードを接続する JTAG ダウンロード ケーブルが必要です。FPGA は、Xilinx iMPACT または Altera Quartus II を使用してプログラミング可能でなければなりません。
FPGA インザループのイーサネット接続要件
サポートされているイーサネット PHY デバイス-FPGA ボードでは、イーサネット MAC がFPGA に実装されます。物理メディアを FPGA の MAC (メディア アクセス) レイヤーに接続するには、FPGA ボード上にイーサネット PHY チップが必要です。
メモ
FPGA をプログラミングする場合、HDL Verifier は、ホスト コンピューターに接続されているダウンロード ケーブルは 1 本だけであることを前提としています。また、このケーブルが FPGA プログラミング ソフトウェアで自動的に認識できることを前提としています。実際にはそうでない場合は、FPGA プログラミング ソフトウェアを使用して、正しいオプションで FPGA をプログラムします。
FIL 機能は以下のイーサネット PHY チップでテストされています。他のイーサネット PHY デバイスでは動作しない可能性があります。
イーサネット PHY チップ | テスト |
---|---|
Marvell®Alaska 88E1111 | GMII、RGMII、SGMII、100 Base-T MII インターフェイスの場合 |
National Semiconductor DP83848C | 100 Base-T MII インターフェイスの場合のみ |
イーサネット PHY インターフェイス-イーサネット PHY チップは、次のいずれかのインターフェイスを使用して FPGA に接続されていなければなりません。
インターフェイス | メモ |
---|---|
GMII (Gigabit Media Independent Interface) | このインターフェイスでサポートされている速度は 1000 メガビット/秒のみです。 |
RGMII (Reduced Gigabit Media Independent Interface) | このインターフェイスでサポートされている速度は 1000 メガビット/秒のみです。 |
Serial Gigabit Media Independent Interface (SGMII) | このインターフェイスでサポートされている速度は 1000 メガビット/秒のみです。 |
MII (Media Independent Interface) | このインターフェイスでサポートされている速度は 100 メガビット/秒のみです。 |
メモ
GMII では 1000 メガビット/秒の速度しかサポートされていないため、TXCLK (10/100 メガビットの信号のクロック信号) 信号は必要ありません。
FPGA インザループでは、標準の GMII/RGMII/SGMII/MII インターフェイス信号に加え、イーサネット PHY チップ リセット信号 (ETH_RESET_n) が必要です。このアクティブ Low リセット信号は FPGA による PHY ハードウェア リセットを実行します。これはアクティブ Low です。
RGMII での特殊なタイミングに関する考慮事項-RGMII インターフェイスが使用される場合、FPGA の MAC では、元の RGMII v1.3 規格で定められているように、データは基準クロックの両端に整合しているものとみなされます。この場合、PC ボード設計によりクロック信号のトレース遅延が追加されます。
RGMII v2.0 規格では、PC ボードの遅延が不要となるように、送信機がこの遅延を統合することができます。Marvell Alaska 88E1111 には、内部遅延を RX および TX クロックに追加するための内部レジスタがあります。既定では、内部遅延は追加されません。つまり、MDIO モジュールを使用して Marvell 88E1111 を構成し、内部遅延を追加しなければなりません。MDIO モジュールの詳細については、FIL I/Oを参照してください。
GMII/RGMII/SGMII インターフェイスのクロック周波数に関する特別要件-GMII/RGMII/SGMII インターフェイスが使用されている場合、FPGA では 1000 メガビット/秒の通信を行うために、厳密に 125 MHz のクロックが必要です。このクロックは、クロック モジュールまたは PLL を使用して、ユーザーが入力した外部クロックから派生します。
どのような外部クロック周波数からでも厳密に 125 MHz であるクロック周波数を生成できるというわけではありません。許容されるクロック周波数は FPGA デバイス ファミリによって異なります。推奨されるクロック周波数は、50、100、125 および 200 MHz です。
FPGAインザループのJTAG接続要件
ベンダー | 必要なハードウェア | 必要なソフトウェア |
---|---|---|
Intel® | USB Blaster I または USB Blaster II ダウンロード ケーブル |
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Xilinx | Digilent®ダウンロード ケーブル。
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FTDI USB-JTAG ケーブル
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次の D2XX ドライバーをインストールします。
インストール ガイドについては、FTDI Chip の Web サイトのD2XX Driversを参照してください。 |
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Microsemi® | JTAG 接続はサポートされていません。 |