滤波器设计HDL编码器への设计エントリ入力は，以下の2つの方法のいずれかで作成する，量子化されたフィルターです。

• フィルターをDSP系统工具箱で设计および量子化する
• フィルターを信号处理工具箱™で设计し，DSP系统工具箱で量子化する

滤波器设计HDL编码器では，以下のようないくつかの重要なフィルター构造がサポートされています。

离散时间有限インパルス応答（FIR）。これには，対称，非対称，および転置构造が含まれます。

2次セクション型（SOS）有限インパルス応答（IIR）。これには，直接型I，直接型II，および転置构造が含まれます。

マルチレートフィルター。これには，カスケード积分栉形（CIC）インターポレーターおよびデシメーター，直接型FIRおよび転置FIRポリフェーズ内插およびデシメーター，FIRホールドおよび线形内插，FIRポリフェーズサンプルレート変换构造が含まれます。

非整数遅延フィルター。これには法罗构造が含まれます。

滤波器设计HDL编码器は，カスケード接続されたマルチレートおよび离散时间フィルターからHDLコードを生成できます。これらのシングルレートフィルター构造およびマルチレートフィルター构造では，固定小数点および浮动小数点（倍精度）の実现がサポートされます。さらに，FIR构造では，符号なし固定小数点系数がサポートされます。

フィルターデザイナーアプリまたは过滤器生成器アプリから，固定小数点フィルターのVHDLコードまたは的Verilogコードを生成できます。どちらのアプリでも，HDLコードを生成する际に，実装アーキテクチャの指定，ポートデータタイプの选択，パイプラインレジスタの插入などのHDL生成オプションを设定できます。その他のオプションでは，フィルターHDL设计のテストベンチを生成および设定できます。

VHDLまたは的Verilogのテストベンチを生成して，生成されたHDLコードをシミュレートおよびテストできます。さらに，HDL Verifier™を使用すれば，金宝app^®コシミュレーションブロックを生成して，S金宝appimulink中で动作するビヘイビアフィルターモデルとテストを，Cadence的^®尖锐^®およびXcelium™シミュレーター，または导师^®MODELEIM^®および奎斯塔^®シミュレーターで动作する，生成されたHDLに接続できます。コシミュレーションにより，生成されたHDLコードからの结果と的Simu金宝applinkで动作するビヘイビアフィルターモデルからの结果を直接比较できるため，フィルター设计の検证が简単になります。この统合により，MATLABおよびSi金宝appmulink中の高度な分析および可视化机能を适用して，フィルター设计のHDL実装をテスト，デバッグ，検证できます。