HDL Verifier™支金宝app持包装^®FPGA板包含带有HDL验证器和支持Intel FPGA和SOC FPGA板的FPGA-In-in Loop（FIL）模拟的电路板定义文件。金宝app使用FIL模拟，使用MATLAB^®或者模金宝app拟^®为任何现有的HDL代码测试实际硬件中的设计。
FPGA数据捕获功能可让您在设计上在Intel FPGA或SoC FPGA上运行时，您可以观察Matlab中的设计中的信号。然后在MATLAB中使用这些信号或SIMULINK进行分析和验证，或使用金宝appDSP系统工具箱中的逻辑分析器查看它们。
MATLAB作为支持包中包含的AXI主IP，可以直接从MATLAB读取或写入板载存储位置金宝app。