主要内容
定制IP核一代
生成一个包含用于部署在独立FPGA板上的HDL代码的HDL IP核，Speedgoat®I / O模块,Xilinx®Zynq®-7000平台，或Intel®SoC设备
通过使用IP核心代在HDL workflow Advisor中的工作流，HDL Coder™可以生成一个包含HDL源代码和C头文件的IP核，用于将IP核集成到您的EDK项目中，然后对目标硬件进行编程。
类
功能
主题
IP核心代
使用HDL Workflow Advisor，您可以从模型或算法生成自定义IP核。
在生成自定义IP核时，默认生成HTML自定义IP核报告。
学习使用IP核生成工作流的多个样本率的各种示例设计。
当您打开HDL Workflow Advisor并运行IP核心代您的Simulink工作流金宝app®模型时，可以指定通用的Xilinx平台或通用的Intel平台。
板独立的IP核产生从MATLAB®．
了解如何将DUT端口映射到多个AXI4- stream、AXI4- stream Video和AXI4 Master接口。
生成包含HDL编码器生成的IP核的设备树文件。
处理器同步和IP缓存
在HDL Workflow Advisor中，您可以选择处理器/ FPGA同步模式当您生成要在嵌入式系统集成项目中使用的自定义IP核时。
学习如何HDL编码器自动插入逻辑同步全球复位信号到IP核时钟域。
通过使用上下文外的工作流，使用IP缓存来加快参考设计合成时间。
故障排除
解决IP核生成和Simulink实时FPGA I/O工作流中的计时故障金宝app
解决了基于vivado板的IP Core Generation Workflow或Simulink Real-Time FPGA I/O Workflow的Build FPG金宝appA Bitstream步骤中的计时故障。
特色的例子
你也可以从以下列表中选择一个网站:
