使用HDL Coder™IP Core Generation Workflow开发Xilinx®部件的参考设计，不需要嵌入ARM®处理器，但仍然使用HDL Coder™生成的AXI接口来控制DUT。具体来说，本示例将使用Xilinx Kintex-7 KC705板和MicroBlaze™软处理器，在参考设计中运行基于轻量级提示(lwIP)的TCP/IP固件服务器，从连接网络的任何地方访问HDL编码器™生成的DUT寄存器。此外，这个示例还将突出显示从多个标量端口实现的寄存器集合访问数据与从单个向量端口实现的寄存器集合访问数据之间的区别。

使用HDL编码器™ IP核心生成工作流，用于为Xilinx®部件开发参考设计，这些部件不使用现有的嵌入式ARM®处理器，但仍然使用HDL编码器生成的AXI接口来控制测试中的设计（DUT）。此示例使用HDL验证器™ MATLAB®作为AXI主IP，通过启用参考设计参数选项访问HDL编码器生成的DUT寄存器插入JTAG MATLAB作为AXI Master。然后，您可以直接从MATLAB访问DUT寄存器。或者，您可以通过编写Tcl命令，使用Xilinx JTAG AXI主机使用Vivado®Tcl控制台访问DUT寄存器。对于Xilinx JTAG AXI主机，您必须创建自定义参考设计。FPGA设计在Xilinx Kintex®-7 KC705板上实现。

使用HDL Coder™IP核生成工作流为英特尔®部件开发参考设计，这些部件不使用嵌入式ARM®处理器，但仍然使用HDL Coder生成的AXI接口来控制待测设计(DUT)。本例使用HDL验证器™MATLAB®作为axis主IP，通过启用参考设计参数选项来访问HDL编码器生成的DUT寄存器插入JTAG MATLAB作为AXI Master．然后可以直接从MATLAB访问DUT寄存器。或者，您可以使用Intel Qsys JTAG to Avalon®Master Bridge IP在Qsys系统控制台中使用Tcl命令访问FPGA寄存器。对于Intel JTAG AXI Master，您必须创建一个自定义参考设计。FPGA设计是在Arrow®DECA MAX®-10 FPGA评估套件上实现的。