用于Xilinx FPGA金宝app板的HDL验证器支持包
调试和测试HDL代码Xilinx.FPGA和Zynq.SOCS.
HDL Verifier™支金宝app持Xilinx的包装®FPGA董事会包含HDL Verifier™和支持的Xilinx FPGA和Zynq的FPGA-In-in Loop（FIL）模拟的电路板定义文件金宝app®SOC板。通过仿真，使用MATLAB®或者模金宝app拟®为任何现有HDL代码测试真正硬件中的设计。FPGA数据捕获支持允许您在MATL金宝appAB中观察来自设计的信号，而设计在Xilinx FPGA或Zynq SoC上运行。使用MATLAB AXI主IP，您可以使用MATLAB从板上读取或写入车载内存位置。
设置和配置
安装硬件支持，更新固件，配置硬件连金宝app接
FPGA - 环路仿真
用FPGA硬件验证
FPGA数据捕获
来自Live FPGA的信号数据
Matlab Axi Master
从Matlab访问FPGA板上的AXI从存储器
您还可以从以下列表中选择一个网站：
