主要内容

情商==

确定平等

语法

描述

例子

一个==B返回元素设置为logical的逻辑数组1真正的),数组一个B是相等的;否则,元素就是逻辑的0).该测试比较数值数组的实部和虚部。情商返回逻辑0),一个B具有NaN或未定义分类元素。

eq (一个B是否有另一种执行方式A = =,但很少使用。它允许类的操作符重载。

例子

全部折叠

创建两个包含实数和虚数的向量,然后比较两个向量是否相等。

A = [1+i 3 2 4+i];B = [1 3+i 2 4+i];A = =
ans =1 x4逻辑阵列0 0 1 1

情商函数测试实部和虚部是否相等,并返回逻辑结果1真正的)只在两部分相等的情况下。

创建一个字符向量。

M =“杰作”

测试是否存在使用的特定字符==

M = =“e”
ans =1 x11逻辑阵列0 0 0 0 1 1 0 0 1 1 0 1 1 1 1

逻辑的值1真正的)表示该字符的存在“e”

创建一个有两个值的分类数组:“头”“尾巴”

A =分类({“头”“头”“尾巴”“尾巴”“头”“尾巴”})
一个=2 x3分类正面,正面,反面,正面,反面

的所有值“头”类别。

一个= =“头”
ans =2 x3逻辑阵列1 1 0 0 1 0

逻辑值1真正的)表示类别中的值。

比较一个为平等。

(1:) = = (2,:)
ans =1 x3逻辑阵列0 1 1

逻辑值1真正的)指示哪些行具有相同的类别值。

许多用十进制文本表示的数字不能精确地表示为二进制浮点数。这导致了结果的微小差异==操作员反映。

对十进制表示的数字执行一些减法运算,并将结果存储到C

C = 0.5 -0.4 -0.1
C = -2.7756 e-17

用精确的十进制算法,C应该等于完全0.它的小值是由于二进制浮点运算的性质。

比较C0为平等。

C = = 0
ans =逻辑0

使用公差比较浮点数,托尔,而不是使用==

托尔=每股收益(0.5);abs (C-0) <托尔
ans =逻辑1

两个数字,C0,比相邻的两个连续浮点数更接近0.5.在很多情况下,C可能像0

比较两个元素datetime数组。

创建两个datetime不同时区的阵列。

t1 =[2014年04 14 9 0 0;2014年,04,14日,10日,0,0);一个= datetime (t1,“时区”“美国/ Los_Angeles”);A.Format =“d-MMM-y HH: mm: ss Z”
一个=2 x1 datetime14- april -2014 10:00:00 -0700
t2 =[2014、04 14日12 0 0;2014年,04,14日,12日,30日0];B = datetime (t2,“时区”“美国/ New_York”);B.Format =“d-MMM-y HH: mm: ss Z”
B =2 x1 datetime14-Apr-2014 12:30:00 -0400

检查元素的位置一个B是相等的。

A = =
ans =2 x1逻辑阵列1 0

输入参数

全部折叠

操作数,指定为标量、向量、矩阵或多维数组。输入一个B大小必须相同或具有兼容的大小(例如,一个是一个——- - - - - -N矩阵和B为标量或1——- - - - - -N行向量)。有关更多信息,请参见基本操作的兼容数组大小

您可以比较任何类型的数值输入,并且比较不会因为类型转换而损失精度。

  • 如果一个输入是分类数组,另一个输入可以是分类数组、字符向量的单元格数组或单个字符向量。单个字符向量展开成与其他输入相同大小的字符向量单元格数组。如果两个输入都是有序的分类数组,它们必须具有相同的类别集,包括它们的顺序。如果两个输入都是分类非序数数组,它们可以有不同的类别集。看到比较分类数组元素为更多的细节。

  • 如果一个输入是datetime数组,另一个输入可以是datetime数组、字符向量或字符向量的单元格数组。

  • 如果一个输入是持续时间数组,另一个输入可以是持续时间数组或数字数组。该操作符将每个数值视为标准的24小时天数。

  • 如果一个输入是字符串数组,那么另一个输入可以是字符串数组、字符向量或字符向量的单元格数组。对应的元素一个B字母顺序进行比较。

数据类型:||int8|int16|int32|int64|uint8|uint16|uint32|uint64|逻辑|字符|字符串|分类|datetime|持续时间
复数的支持:金宝app是的

提示

  • 比较句柄对象时,使用==测试对象是否具有相同的句柄。使用isequal确定具有不同句柄的对象是否具有相同的属性值。

兼容性的考虑

全部展开

行为在R2016b中改变

行为在R2020b中改变

扩展功能

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

之前介绍过的R2006a