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lt，<

确定不到

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语法

< B
lt (A, B)

描述

例子

一个<B返回一个元素设置为逻辑1的数组(真正的),一个小于B；否则，元素是逻辑的0（假)．测试只比较数字数组的实部。lt返回逻辑0（假),一个或B有NaN或undefined分类元素。

lt (一个，B）是否有另一种执行方式< B，但很少使用。它支持类的操作符重载。

例子

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打开生活的脚本

确定向量元素是否小于给定值。

创建一个数字矢量。

A = [1 12 18 7 9 11 2 15];

测试向量中小于的元素12．

< 12
ans =1×8逻辑阵列1 0 0 1 1 1 1 1 0

结果是一个具有逻辑值的向量1（真正的)的元素一个满足的表情。

使用逻辑值的向量作为索引来查看中的值一个小于12．

(< 12)
ans =1×51 7 9 11 2

的结果是元素的子集一个．

打开生活的脚本

创建一个矩阵。

=魔法(4)
一个=4×416 2 3 13 5 11 10 8 9 7 6 12 4 14 15 1

替换所有小于的值9与价值10．

A(A < 9) = 10
一个=4×416 10 10 13 10 11 10 10 9 10 10 12 10 14 15 10

结果是一个新矩阵，其最小元素为9．

打开生活的脚本

创建一个有序分类数组。

A =分类({“大”“媒介”“小”；“媒介”.．.“小”“大”},{“小”“媒介”“大”}，“顺序”, 1)
一个=2 x3分类大，中，小，中，小，大

该数组有三个类别:“小”，“媒介”,“大”．

找到所有小于该类别的值“媒介”．

<“媒介”
ans =2 x3逻辑阵列0 0 1 0 1 0

逻辑值1（真正的)表示小于类别的值“媒介”．

比较一个．

(1:) < (2,:)
ans =1 x3逻辑阵列0 0 1

函数返回逻辑的1（真正的)，其中第一行的类别值小于第二行。

打开生活的脚本

创建一个复数向量。

A = [1+i 2-2i 1+3i 1-2i 5-i];

找出小于的值3.．

(< 3)
ans =1×4复杂1.0000 + 1.0000i 2.0000 - 2.0000i 1.0000 + 3.0000i 1.0000 - 2.0000i

lt只比较中元素的实部一个．

使用腹肌找出哪些元素在半径范围内3.从原点。

(abs () < 3)
ans =1×3复杂1.0000 + 1.0000i 2.0000 - 2.0000i 1.0000 - 2.0000i

结果少了一个元素。的元素1.0000 + 3.0000我不在半径范围内3.从原点。

打开生活的脚本

创建一个日期矢量。

A = datetime([2014, 05年01;2014年,05年,31))
一个=2 x1 datetime01 - 2014年5月- 31 - 2014

找出发生在2014年5月10日之前的日期。

(<“2014-05-10”）
ans =datetime2014年5月- 01 -

输入参数

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操作数，指定为标量、向量、矩阵或多维数组。输入一个和B必须是相同的大小或具有兼容的大小(例如，一个是一个米——- - - - - -N矩阵和B是标量或1——- - - - - -N行向量)。有关更多信息，请参见基本操作的兼容数组大小．

您可以比较任何类型的数字输入，而且比较不会因为类型转换而损失精度。

  • 如果一个输入是序数分类数组，另一个输入可以是序数分类数组、字符向量的单元格数组或单个字符向量。单个字符向量扩展为与其他输入相同大小的字符向量单元格数组。如果两个输入都是序数的分类数组，它们必须有相同的类别集，包括它们的顺序。看到比较分类数组元素为更多的细节。

  • 如果一个输入是adatetime数组，另一个输入可以是adatetime数组、字符向量或字符向量的单元格数组。

  • 如果一个输入是a持续时间数组，另一个输入可以是a持续时间数组或数字数组。该操作符将每个数值视为标准的24小时天数。

  • 如果一个输入是字符串数组，另一个输入可以是字符串数组、字符向量或字符向量的单元格数组。对应的元素一个和B字母顺序进行比较。

数据类型:单|双|int8|int16|int32|int64|uint8|uint16|uint32|uint64|逻辑|字符|字符串|分类|datetime|持续时间
复数的支持:金宝app是的

兼容性的考虑

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行为在R2016b中改变

在R2020b中改变了行为

扩展功能

C / c++代码生成
使用MATLAB®Coder™生成C和c++代码。

GPU的代码生成
使用GPU Coder™为NVIDIA®GPU生成CUDA®代码。

HDL代码生成
使用HDL编码器™为FPGA和ASIC设计生成Verilog和VHDL代码。

另请参阅

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