混合信号Blockset
设计和模拟模拟和混合信号系统
混合信号块集™提供组件和缺陷的模型、分析工具和测试工作台，用于设计和验证混合信号集成电路(ICs)。
您可以在不同的抽象级别上对PLLs、数据转换器和其他系统建模，并探索各种集成电路体系结构。您可以自定义模型来包括诸如噪声、非线性和量化效果等缺陷，并使用自顶向下的方法细化系统描述。
使用提供的测试台，您可以通过拟合测量特性或电路级仿真结果来验证系统性能并提高建模保真度。使用可变步长Simulink进行系统级快速仿真金宝app®solvers软件可以让你在晶体管级模拟集成电路之前调试实现和识别设计缺陷。
使用混合信号块集，您可以使用复杂的DSP算法和控制逻辑来模拟混合信号组件。因此，模拟和数字设计团队都可以在相同的可执行规范中工作。
开始:
锁相环设计
设计在系统级模拟锁相回路（PLL）。典型架构包括整数N分频PLL采用单或双预分频系数，和分数N锁相环用蓄电池或Δ-Σ调制器。确认和可视化开环和设计的闭环响应。
小数N分频PLL与Δ-Σ调制器。
具有时间范围的SAR ADC。
构建模块库
使用积木如电荷泵，环路滤波器，相位频率检测器（PFD上），压控振荡器（VCO），时钟分频器，和采样时钟源，除其他设计您的混合信号系统。您可以在带的Simscape电气™较低的抽象层次进一步细化模拟模型。
PLL构建块库。
时间的不完美
型号上升和下降时间，有限的摆率和可变时间延迟的反馈回路。随着时间的效果模拟，可以运行的模拟，以评估稳定性和估计的锁定时间。
时钟信号的抖动效应。
VCO的相位噪声分布图。
试验台
测量锁相时间、相位噪声分布和锁相环的工作频率，并描述诸如VCOs、PFDs和电荷泵等构件的性能。测量adc的交直流特性和孔径抖动。
ADC试验台。
集成集成电路仿真环境
在通过协同仿真的IC设计环境中或通过使用产生HDL验证™一个SystemVerilog的模块复用系统级的混合信号模型。为了您系统的数字部分可以使用HDL编码器生成™综合的HDL代码。
Cosimulation与节奏®艺术大师®自动对盘及成交系统设计师。
数模转换器
引入二进制加权DAC和相关的测量和测试平台块
非线性测量数据转换器
引入函数inldnl
锁相环中相位噪声的测量
引入函数phaseNoiseMeasure
看到发行说明有关这些功能和相应功能的详细信息。
