声明器HDL优化

多相过滤器银行和快速傅里叶变换 - 针对HDL码生成进行了优化

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DSP系统工具箱HDL支持/过滤金宝app

描述

这声明器HDL优化块将宽带输入信号分开到多个窄带输出信号中。它为流数据应用提供硬件速度和区域优化。该块接受真实或复杂数据的标量或向量输入，提供硬件友好的控制信号，并具有可选的输出帧控制信号。您可以使用矢量输入实现每秒每秒（GSP）吞吐量。块实现多相滤波器，每个输入矢量元素一个子滤波器。硬件实现交织了子漂白，导致每个过滤器乘数共享（FFT长度/输入大小）次。FFT实现使用相同的流水线基数2 ^ 2 FFT算法FFT HDL优化堵塞。

港口

输入

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`dat`- 输入数据
标量或柱矢量的真实或复杂值

向量尺寸必须是2的功率为1至64，并且不大于通道（FFT长度）的数量。

双倍的和单身的支持数据类型进行仿真，但不支持金宝appHDL代码生成。

该块不接受UINT64数据。

数据类型：固定点|INT8.|int16|INT32.|INT64.|uint8.|uint16|UINT32.|单身的|双倍的
复数支持：金宝app是的

`vidmin`- 表示有效输入数据
标量子

什么时候vidmin是真的，块捕获值dat。

数据类型：布尔基

`重置`- 复位控制信号（可选）
标量子

什么时候重置是真的，块停止当前计算并清除内部状态。

依赖性

要启用此端口，请选择启用复位输入端口。

数据类型：布尔基

输出

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`数据源`- 频率通道输出数据
向量

如果你设置了输出矢量大小到与频段数量相同（默认），输出数据是一个1-by-m矢量在哪里m是fft长度。
如果你设置了输出矢量大小到与输入大小相同，输出数据是一个m-by-1矢量在哪里m输入矢量大小。

输出顺序对于输出大小有点自然。输出数据类型是一个结果过滤器输出数据类型避免溢出所需的FFT中的比特增长。

`验证`- 表示有效输出数据
标量子

块集验证到真的每个有效的样本数据源。

数据类型：布尔基

`开始`- 表示输出数据的第一个有效循环（可选）
标量子

块集开始到真的在第一个有效的样品中数据源。

依赖性

要启用此端口，请选择启用启动输出端口。

数据类型：布尔基

`终结`- 表示输出数据的最后一个有效期（可选）
标量子

块集终结到真的在最后一个有效的样本中数据源。

依赖性

要启用此端口，请选择启用终端输出端口。

数据类型：布尔基

参数

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主要的

`频段数量（FFT长度）`- FFT长度
`8.`（默认）|整数的力量

对于HDL代码生成，FFT长度必须是2的功率2^3.到2.^16.。

`滤波器系数`- 多相滤波器系数
`[-0.032,0.121,0.318,0.482,0.546,0.482,0.318,0.121，-0.032]`（默认）|数值矢量

如果系数的数量不是倍数频段数量（FFT长度），块焊接与零的这个矢量。默认过滤器规范是凸起 - 余弦FIR滤波器，rcosdesign（0.25,2,4，'sqrt'）。您可以指定系数的向量或对返回系数值的过滤器设计函数的呼叫。不支持复数系数。金宝app默认情况下，块将系数投递到与输入相同的数据类型。

`复杂乘法`- HDL实现复杂乘数
`使用4个乘数和2个加法器`（默认）|`使用3个乘数和5个加法器`

HDL实现复杂乘数，指定为'使用4乘法器和2个加法器要么'使用3个乘数和5个加法器'。根据您的合成工具和目标设备，可以更快或更小。

依赖性

仅当您使用基数2 ^ 2架构时，此选项才会适用。

`输出矢量大小`- 输出数据的大小
`与频段数量相同`（默认）|`与输入大小相同`

输出数据是行矢量m-By-1通道。输出顺序对于输出大小有点自然。

与频段数量相同- 输出数据是一个1-by-m矢量，在那里m是fft长度。
与输入大小相同- 输出数据是一个m-1 vector，在哪里m输入矢量大小。

`将蝴蝶输出除以两个`- FFT缩放
ON（默认）|离开

选择此参数时，FFT实现总体1 /N通过将每个管道阶段的结果缩放到2的缩放因子。该调整将FFT的输出保持在与其输入相同的幅度范围内。如果禁用缩放，则FFT通过在每个阶段增加1位1位来避免溢出。

数据类型

`舍入模式`- 用于内部定点计算的舍入方法
`地面`（默认）|`天花板`|`收敛`|`最近`|`圆形的`|`零`

看圆形模式。当输入是任何整数或定点数据类型时，该块使用用于内部计算的固定点算法。输入时不适用此选项单身的要么双倍的。每个FFT阶段在旋转因子乘以但在蝴蝶之前。在将系数和多相滤波器的输出铸造到您指定的数据类型时，也会发生舍入。

`在整数溢出上饱和`- 用于内部定点计算的溢出处理
关闭（默认）|在

看溢出处理。当输入是任何整数或定点数据类型时，该块使用用于内部计算的固定点算法。输入时不适用此选项单身的要么双倍的。此选项适用于将多相滤波器的系数和输出施放到您指定的数据类型。

FFT算法通过缩放每个级的输出来避免溢出（正常化启用），或者通过在每个阶段增加1位的字长度（正常化禁用）。

`系数数据类型`- 滤波器系数的数据类型
`继承：与输入相同的单词长度`（默认）|数据类型表达式

块使用您指定的舍入和溢出设置将多相滤波器系数投射到此数据类型。当你选择继承：与输入相同的单词长度（默认），块选择二进制点使用FI（）最好的精确规则。

`过滤器输出数据类型`- 多相滤波器输出的数据类型
`继承：与输入相同的单词长度`（默认）|`继承：通过内部规则`|数据类型表达式

使用您指定的舍入和溢出设置，块将多相滤波器（输入到FFT输入）的输出投射到此数据类型。当你选择继承：与输入相同的单词长度（默认），通过考虑滤波器系数的值和输入数据类型的范围，块选择最佳精度二进制点。

默认情况下，FFT逻辑不会修改数据类型。当你禁用时将蝴蝶输出除以两个，FFT在每个阶段将字长度增加1位以避免溢出。

控制港口

`启用复位输入端口`- 可选复位信号
关闭（默认）|在

选择此参数时，重置端口显示在块图标上。当。。。的时候重置输入是真的，块停止计算并清除所有内部状态。

`启用启动输出端口`- 可选控制信号，指示数据的开始
关闭（默认）|在

选择此参数时，开始端口显示在块图标上。这开始信号对于帧中的第一个输出数据循环是正确的。

`启用终端输出端口`- 指示数据结束的可选控制信号
关闭（默认）|在

选择此参数时，终结端口显示在块图标上。这终结信号对于帧中的输出数据的最后一个循环是正确的。

模型例子

用于FPGA的高吞吐量通道器

通过使用多相滤波器，实现高吞吐量（每秒GIGASAMPLE，GSP）信道，用于硬件。

算法

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多相滤波器算法需要每个FFT通道的子滤波器。有关多相过滤器架构的更多详细信息，请参阅[1]，以及信道块参考页面。

笔记

通道器HDL优化块的输出与来自通道器块采样的输出不匹配样本。这种不匹配是因为块以不同的顺序将输入样本应用于子离序机。这声明器HDL优化块将INPUT X（0）应用于Subfilter E._m-1（Z.），x（1）到亚滤器e_m-2（Z.）， ...， X（m-1）亚滤器e_0.（Z.）。在通过多帧分析时，两个块匹配检测到的通道。

如果输入矢量大小，m，与FFT长度相同，N，那么块实施N硬件中的子漂白。每个Subfilter都是直接形成的转置灭菌滤波器numcoeffs./N水龙头。

如果矢量尺寸小于N，块为每个输入矢量元素实现一个子滤波器。根据需要共享Subfilter乘数以实现N通道过滤器。共享乘数抽头具有查找表N/m滤波器系数。每个水龙头后跟一个延迟线N/m-1周期。

子离序器的输出被投射到指定的过滤器输出数据类型，使用您选择的舍入和溢出设置。子滤器中的每个过滤器点击都是流水线，以针对FPGA的DSP部分。

例如，对于FFT长度为8，并且输入向量尺寸为4，块实现四个滤波器。每个乘数都是共享的N/m时间，或两次。每个抽头都适用两个系数，延迟线是N/m-1周期。

对于标量输入，块实现一个过滤器。每个乘数都是共享的N时代。每次抽头都适用N系数，延迟线是N-1周期。

潜伏

延迟随着FFT长度和矢量尺寸而变化。更新模型后，延迟显示在块图标上。显示的延迟是假设输入连续的第一有效输入和第一个有效输出之间的周期数。滤波器系数不会影响延迟。设置等于输入大小的输出大小可降低延迟，因为样本未保存并重新排序。

控制信号

该图表显示vidmin和验证用于连续输入数据的信号，其矢量尺寸为16和FFT长度为512。

该图还显示了可选的开始和终结表示帧边界的信号。启用后，开始用第一个脉冲一个周期验证框架，和终结脉冲有一个循环与最后一个周期验证框架。

如果应用连续输入框架（没有间隙vidmin在帧之间，在初始延迟之后，输出也将是连续的。

这vidmin信号可以是不连续的。数据伴随着vidmin存储信号直到填充帧。然后数据以连续的帧输出N（FFT长度）循环。该图示出了FFT长度为512的非连续输入和连续输出，以及16个样本的矢量尺寸。

表现

这些资源和性能数据是所生成的HDL的位置和路由结果，该位置是针对Xilinx的生成的HDL^®VIRTEX.^®6（XC6VLX240-1FF784）FPGA。表中的三个示例使用此配置：

FFT长度（默认） - 8
滤波器长度 - 96系数
16位复杂输入数据
系数和过滤器输出数据类型（默认） - 与频段数量相同
复杂乘法（默认） - 4乘法器，2个加法器
输出缩放 - 启用
最小化时钟启用（HDL Coder™参数）

合成的HDL代码的性能随目标和综合选项而异。

对于标量输入，设计实现了346 MHz的时钟频率。延迟是53个周期。子漂移共享每个乘数八（N）次。该设计使用这些资源。

资源	数量使用
lut.	1591.
FFS.	2681
Xilinx Logicore.^®DSP48	16.

对于四个样本矢量输入，设计实现了333 MHz的时钟频率。延迟是31个周期。Subfilters两次分享每个乘法器（N/m）。该设计使用这些资源。

资源	数量使用
lut.	1912年
FFS.	3986
Xilinx Logicore DSP48	56.

对于八个样本矢量输入，设计实现了292 MHz的时钟频率。延迟是20个周期。当输入大小与FFT长度相同时，子滤波器不共享任何乘法器。该设计使用这些资源。

资源	数量使用
lut.	1388
FFS.	2302
Xilinx Logicore DSP48	110.

参考

[1] Harris，F.J.，C. Dick和M. Rice。“数字接收器和发射器使用多相滤波器银行进行无线通信。”微波理论与技术的IEEE交易。卷。51，2003年4月4日。

扩展能力

C / C ++代码生成
使用Simulink®Coder™生成C和C ++代码。金宝app

此块支持Simulin金宝appk的C / C ++代码生成金宝app^®加速器和快速加速器模式和DPI组件生成。

HDL代码生成
使用HDL Coder™生成FPGA和ASIC设计的Verilog和VHDL代码。

HDL架构

此块具有单个默认的HDL体系结构。

HDL块属性

约束outputipeline.	通过在您的设计中移动现有延迟，在输出处放置寄存器数。分布式流水线不会重新分配这些寄存器。默认为`0.`。有关更多详细信息，请参阅约束outputipeline.（HDL编码器）。
InputPipeline.	输入管道级的数量以插入生成的代码。分布式流水线和约束输出流水线可以移动这些寄存器。默认为`0.`。有关更多详细信息，请参阅InputPipeline.（HDL编码器）。
outputpipeline.	输出流水线阶段以生成的代码插入。分布式流水线和约束输出流水线可以移动这些寄存器。默认为`0.`。有关更多详细信息，请参阅outputpipeline.（HDL编码器）。

也可以看看

在R2017A介绍

DSP系统工具箱文档

金宝app

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声明器HDL优化

描述

港口

输入

dat- 输入数据标量或柱矢量的真实或复杂值

vidmin- 表示有效输入数据标量子

重置- 复位控制信号（可选）标量子

依赖性

输出

数据源- 频率通道输出数据向量

验证- 表示有效输出数据标量子

开始- 表示输出数据的第一个有效循环（可选）标量子

依赖性

终结- 表示输出数据的最后一个有效期（可选）标量子

依赖性

参数

主要的

频段数量（FFT长度）- FFT长度8.（默认）|整数的力量

滤波器系数- 多相滤波器系数[-0.032,0.121,0.318,0.482,0.546,0.482,0.318,0.121，-0.032]（默认）|数值矢量

复杂乘法- HDL实现复杂乘数使用4个乘数和2个加法器（默认）|使用3个乘数和5个加法器

依赖性

输出矢量大小- 输出数据的大小与频段数量相同（默认）|与输入大小相同

将蝴蝶输出除以两个- FFT缩放ON（默认）|离开

数据类型

舍入模式- 用于内部定点计算的舍入方法地面（默认）|天花板|收敛|最近|圆形的|零

在整数溢出上饱和- 用于内部定点计算的溢出处理关闭（默认）|在

系数数据类型- 滤波器系数的数据类型继承：与输入相同的单词长度（默认）|数据类型表达式

过滤器输出数据类型- 多相滤波器输出的数据类型继承：与输入相同的单词长度（默认）|继承：通过内部规则|数据类型表达式

控制港口

启用复位输入端口- 可选复位信号关闭（默认）|在

启用启动输出端口- 可选控制信号，指示数据的开始关闭（默认）|在

启用终端输出端口- 指示数据结束的可选控制信号关闭（默认）|在

模型例子

用于FPGA的高吞吐量通道器

算法

潜伏

控制信号

表现

参考

扩展能力

C / C ++代码生成使用Simulink®Coder™生成C和C ++代码。金宝app

HDL代码生成使用HDL Coder™生成FPGA和ASIC设计的Verilog和VHDL代码。

也可以看看

块

对象

话题

DSP系统工具箱文档

金宝app

尝试matlab，sim金宝appulink等产品下载188bet金宝搏

`dat`- 输入数据
标量或柱矢量的真实或复杂值

`vidmin`- 表示有效输入数据
标量子

`重置`- 复位控制信号（可选）
标量子

`数据源`- 频率通道输出数据
向量

`验证`- 表示有效输出数据
标量子

`开始`- 表示输出数据的第一个有效循环（可选）
标量子

`终结`- 表示输出数据的最后一个有效期（可选）
标量子

`频段数量（FFT长度）`- FFT长度
`8.`（默认）|整数的力量

`滤波器系数`- 多相滤波器系数
`[-0.032,0.121,0.318,0.482,0.546,0.482,0.318,0.121，-0.032]`（默认）|数值矢量

`复杂乘法`- HDL实现复杂乘数
`使用4个乘数和2个加法器`（默认）|`使用3个乘数和5个加法器`

`输出矢量大小`- 输出数据的大小
`与频段数量相同`（默认）|`与输入大小相同`

`将蝴蝶输出除以两个`- FFT缩放
ON（默认）|离开

`舍入模式`- 用于内部定点计算的舍入方法
`地面`（默认）|`天花板`|`收敛`|`最近`|`圆形的`|`零`

`在整数溢出上饱和`- 用于内部定点计算的溢出处理
关闭（默认）|在

`系数数据类型`- 滤波器系数的数据类型
`继承：与输入相同的单词长度`（默认）|数据类型表达式

`过滤器输出数据类型`- 多相滤波器输出的数据类型
`继承：与输入相同的单词长度`（默认）|`继承：通过内部规则`|数据类型表达式

`启用复位输入端口`- 可选复位信号
关闭（默认）|在

`启用启动输出端口`- 可选控制信号，指示数据的开始
关闭（默认）|在

`启用终端输出端口`- 指示数据结束的可选控制信号
关闭（默认）|在

C / C ++代码生成
使用Simulink®Coder™生成C和C ++代码。金宝app

HDL代码生成
使用HDL Coder™生成FPGA和ASIC设计的Verilog和VHDL代码。