流的基数2^2体系结构实现了低延迟体系结构。通过分解和分组FFT方程，它比流化的基数2实现节省资源。体系结构有日志₄（N)舞台。每一级包含两个带有内存控制器的单路径延迟反馈（SDF）蝴蝶。当您使用矢量输入时，每个阶段都使用较少的输入样本，因此有些阶段简化为一个简单的蝶形，没有SDF。

第一个SDF阶段是一只普通蝴蝶。第二级将第一级的输出乘以- j．为了避免硬件乘数，块交换输入的实部和虚部，并再次交换结果输出的虚部。每个阶段都将旋转因子乘以输入单词的长度的结果进行四舍五入。旋转因子有两个整数位，其余的位用于小数位。旋转因子与输入数据具有相同的位宽，王．旋转因子有两个整数位，和王2部分。

如果启用缩放，则算法会将每个蝶形阶段的结果除以2。每个阶段的缩放可避免溢出，保持字长与输入相同，并导致总体缩放因子为1/N．如果禁用缩放，算法通过在每个阶段增加1位字长来避免溢出。图表显示了每个阶段的蝴蝶和内部单词长度，不包括内存。

突发基数2体系结构使用一个复杂的蝴蝶乘法器来实现FFT。算法只有在存储了整个输入帧后才能开始，并且在计算完成后才能接受下一帧。输出准备好了Port表示算法准备好接收新数据。图中显示了带有管道寄存器的突发架构。

算法只在输入时处理输入数据有效的港口是1。输出数据仅在输出时有效有效的港口是1。

当可选输入重置端口为1时，算法停止当前计算并清除所有内部状态。算法开始新的计算时重置端口为0，输入为0有效的端口开始一个新的帧。

延迟随FFT长度以及输入向量的大小。更新模型后，块图标将显示延迟。显示的延迟是第一个有效输入和第一个有效输出之间的周期数，假设输入是连续的。要以编程方式获取此延迟，请参见FFT HDL优化块延迟的自动延迟匹配．

当使用连续输入的突发架构时，如果您的设计等待准备好了输出0在取消断言输入之前有效的，然后一个额外的数据周期到达输入端。此数据样本是下一帧的第一个样本。该算法在处理当前帧时可以保存一个样本。由于这一样本提前，观察到的后续帧延迟（来自输入有效的输出有效的)比报告的延迟时间短一个周期。延迟从输入时的第一个周期开始测量有效的是1的第一个循环时输出有效的是1。在何时之间的循环次数准备好了端口为0，输出有效的端口为1时始终为延迟- - - - - -FFTLength．

此资源和性能数据是针对Xilinx生成的HDL的合成结果^®Virtex^®6 (XC6VLX75T-1FF484) FPGA。表中的例子有这样的配置:

合成HDL代码的性能因目标和合成选项而异。例如，自然顺序输出的重新排序比默认位反转输出使用更多的RAM，而实际输入比复杂输入使用更少的RAM。

对于标量输入基数2^2配置，该设计实现326 MHz时钟频率。延迟为1116个周期。设计使用这些资源。

当你向量化相同的基数2^2实现并行处理两个16位输入样本，设计达到316mhz时钟频率。延迟为600个周期。设计使用这些资源。

该块仅在实现突发基数金宝app2架构时支持标量输入数据。突发设计达到309mhz时钟频率。延迟时间为5811个周期。设计使用这些资源。