启用EDA工具的脚本生成，指定为以下其中之一:

看到与第三方EDA工具集成．

编译脚本初始化部分中使用的库名，指定为‘工作’、字符向量或字符串标量。使用此属性可避免库名与现有VHDL代码冲突。编码器将此名称插入HDLCompileInit属性值。默认情况下，编码器生成库规范“vlib工作/ n”．

编译脚本文件名的后缀，指定为“_compile.do”、字符向量或字符串标量。编码器通过将这个后缀附加到生成的过滤器名称或测试台名称来派生脚本的名称。例如，如果生成的过滤器名称为my_design，编码器添加后缀_compile.do形成名字my_design_compile.do．

编译脚本的初始化部分，指定为“vlib % s \ n”、字符向量或字符串标量。编码器将此命令打印到编译脚本的开头。隐式参数,% s属性指定的库名称VHDLLibraryName财产。默认情况下，此属性生成库规范“vlib工作/ n”．如果使用来自其他库的代码编译筛选器设计，请更新VHDLLibraryName属性以避免库名冲突。

为每个Verilog文件编写编译脚本的命令，指定为“视频博客% s % s \ n”、字符向量或字符串标量。该命令将生成的HDL源文件添加到要编译的文件列表中。对于每个生成的HDL文件，编码器将此命令打印到脚本一次。第一个内隐论证，% s，取的值SimulatorFlags财产。第二个隐式参数是当前模块的文件名。

为每个VHDL文件编写编译脚本的命令，指定为“威科姆公司% s % s \ n”、字符向量或字符串标量。该命令将生成的HDL源文件添加到要编译的文件列表中。对于每个生成的HDL文件，编码器将此命令打印到脚本一次。第一个内隐论证，% s，取的值SimulatorFlags财产。第二个隐式参数是当前实体的文件名。

模拟器选项，指定为＇＇、字符向量或字符串标量。指定特定于您的应用程序和正在使用的模拟器的选项。例如，如果您使用1076-1993 VHDL编译器，请指定标志“-93”．编码器将使用此选项指定的标志添加到生成的EDA工具脚本中的编译命令中。的HDLCompileVHDLCmd或HDLCompileVerilogCmd属性决定编译命令。

编译脚本的终止部分，指定为＇＇、字符向量或字符串标量。编码器将此字符序列打印到编译脚本的末尾。

模拟脚本文件名的后缀，指定为“_sim.do”、字符向量或字符串标量。编码器通过将这个后缀附加到生成的测试台名称中来派生脚本的名称。例如，如果测试台的名称是my_design_tb，编码器添加后缀_sim.do形成名字my_design_tb_sim.do．

依赖关系

该属性仅在EDAScriptGeneration和GenerateHDLTestBench属性设置为“上”．

模拟脚本的初始化部分，指定为“onbreak简历\ nonerror简历\ n”、字符向量或字符串标量。编码器将此命令打印到模拟脚本的开头。

依赖关系

该属性仅在EDAScriptGeneration和GenerateHDLTestBench属性设置为“上”．

写入模拟脚本的命令，指定为要组合的字符向量或字符串标量vsim,就像vsim -voptargs = + acc % s % s \ n．第一个内隐论证，% s，是库名。第二个隐式参数是生成的测试台名称。对于Verilog，库名是‘工作’并且不能改变。对于VHDL，库名是VHDLLibraryName财产。如果您使用来自其他库的代码编译过滤器设计，请进行更新VHDLLibraryName避免库名冲突。

依赖关系

该属性仅在EDAScriptGeneration和GenerateHDLTestBench属性设置为“上”．

波形查看命令写入仿真脚本，指定为“添加波sim: % s \ n”、字符向量或字符串标量。隐式参数,% s是一个命令，用于添加DUT顶级输入信号、输出信号和输出参考信号的信号路径。

依赖关系

该属性仅在EDAScriptGeneration和GenerateHDLTestBench属性设置为“上”．

仿真脚本的终止部分，指定为“运行- \ n”、字符向量或字符串标量。编码器将此命令打印到模拟脚本的末尾。

依赖关系

该属性仅在EDAScriptGeneration和GenerateHDLTestBench属性设置为“上”．

为合成工具生成脚本，指定为下列之一。

在生成脚本时，编码器使用由HDLSynthCmd，HDLSynthInit,HDLSynthTerm属性。根据目标设备和约束自定义这些属性。

依赖关系

该属性仅在EDAScriptGeneration属性设置为“上”．

合成脚本文件名的后缀，指定为字符向量或字符串标量。编码器通过将这个后缀附加到生成的过滤器名称来派生脚本的名称。

属性指定的合成工具决定默认后缀值HDLSynthTool财产。例如，如果HDLSynthTool是“Synplify”,然后HDLSynthFilePostfix默认为“_synplify.tcl”．因此，如果生成的过滤器名称为my_design，编码器添加后缀_synplify.tcl以形成合成脚本文件名my_design_synplify.tcl．

依赖关系

该属性仅在EDAScriptGeneration属性设置为“上”和HDLSynthTool属性设置为非“没有”．

合成脚本的初始化部分，指定为字符向量或字符串标量。属性指定的合成工具决定此属性的默认值HDLSynthTool财产。例如，如果你设置HDLSynthTool来“伊势”，此属性默认为:

设置src_dir [pwd]\nset prj_dir "synprj"\n file mkdir ../ $ prj_dir \ n cd . ./$prj_dir\n项目新建%s。xise\n项目集家族Virtex4\n项目集设备xc4vsx35\n项目集包ff668\n项目集速度-10\n

依赖关系

该属性仅在EDAScriptGeneration属性设置为“上”和HDLSynthTool属性设置为非“没有”．

为每个HDL文件编写合成脚本的命令，指定为字符向量或字符串标量。该命令将生成的HDL源文件添加到要编译的文件列表中。对于每个生成的HDL文件，编码器将此命令打印到脚本一次。属性指定的合成工具决定此属性的默认值HDLSynthTool财产。例如,当HDLSynthTool被设置为“第四的”，此属性默认为'set_global_assign -name %s_FILE "$src_dir/%s"\n'．第一个隐含的论点是开发．第二个隐式参数是HDL文件的名称。

依赖关系

该属性仅在EDAScriptGeneration属性设置为“上”和HDLSynthTool属性设置为非“没有”．

合成脚本的终止部分，指定为字符向量或字符串标量。编码器将此字符序列打印到合成脚本的末尾。属性指定的合成工具HDLSynthTool财产。例如，如果你设置HDLSynthTool来“Synplify”，此属性默认为:

set_option -technology VIRTEX4\n set_option -part XC4VSX35\n set_option -synthesis_onoff_pragma 0\n set_option -frequency auto\n project -run synthesis\n

依赖关系

该属性仅在EDAScriptGeneration属性设置为“上”和HDLSynthTool属性设置为非“没有”．