为Matlab Axi Master设置
您可以使用FPGA设计中的Matlab Axi Master IP访问Matlab的板载存储位置，以及Aximaster.目的。该对象通过物理电缆连接到IP，并允许从MATLAB命令行读取和写入从存储器位置到从属存储位置。
要使用此功能，您必须为FPGA板下载硬件支持包。金宝app看下载FPGA板支持包金宝app。
从MATLAB访问板载内存位置®，您必须在FPGA设计中包含Matlab Axi Master IP。此IP连接到电路板上的从存储器位置。IP还响应MATLAB命令行，over JTAG，PCI Express或以太网电缆的读写命令。
要设置从MATLAB访问的AXI主IP，请按照以下设置步骤操作：
在FPGA设计中包含MATLAB AXI主IP。要将IP文件的路径添加到项目中，调用
setupaximasterforvivado.或setupaximasterforquartus.职能。在FPGA项目中，指定允许AXI主IP访问的地址。
笔记
AXI主IP支持AXI4 Lite，金宝appAXI4和Altera®Avalon从存储位置。FPGA互连会自动将AXI4事务转换为每个地址的协议。
编译你的FPGA项目，包括MATLAB AXI主IP。
使用物理电缆（JTAG，PCI Express或以太网电缆）将FPGA板连接到主计算机。
使用编译设计将FPGA编程。
笔记
或者，您可以通过使用示例参考设计在HDL Coder™引导工作流中执行这些步骤，例如这些示例中包含的样本：没有嵌入式臂处理器的IP核心生成工作流程：箭头Deca Max 10 FPGA评估套件(高密度脂蛋白编码器)或IP核心生成工作流程，无嵌入式臂处理器：Xilinx Kintex-7 KC705(高密度脂蛋白编码器)。
程序在FPGA板上运行后，您可以创建MATLAB AXI Master对象，Aximaster.。要访问电路板上的从内存位置，请使用ReadMemory.和Writememory.该对象的方法。
JTAG考虑因素
使用JTAG作为与电路板的物理连接时，您可能有其他IPS使用相同的JTAG连接。此类IP包括FPGA数据捕获，Altera SignalTAP II或Xilinx®Vivado®逻辑分析仪核心。Matlab Axi Master IP可以使用使用JTAG连接的其他IPS在设计中共存，但是，只有其中一个应用程序可以一次使用JTAG电缆。发布Aximaster.对象以返回其他应用程序的JTAG资源。
JTAG电缆最常见的冲突使用是重新编程FPGA。在使用电缆之前，请停止任何FPGA数据捕获或MATLAB AXI主JTAG连接以编程FPGA。
主计算机和FPGA之间的最大数据速率受JTAG时钟频率的限制。对于Altera板，JTAG时钟频率为12 MHz。或24 MHz。对于Xilinx板，JTAG时钟频率为33 MHz。或66 MHz。JTAG频率取决于电缆类型和FPGA板支持的最大时钟频率。金宝app
相关的话题
您还可以从以下列表中选择一个网站：
