主要内容

FPGA板定制

功能描述

HDL编码™和高密度脂蛋白校验™软件包括一组预定义的FPGA板可以使用与总承包或FPGA-in-the-loop (FIL)工作流。你可以把这些支持董事会的名单在高密度脂蛋白工作流顾问或费尔向导。金宝app与FPGA板管理器,您可以使用这两种工作流添加额外的董事会。添加一个板,你需要相关信息从董事会规范文档。

FPGA板管理器访问向导和对话框的中心带你通过这些必要的步骤,创建一个自定义配置。您还可以访问选项:

  • 导入一个定制的董事会

  • 复制一个董事会定义文件进行进一步的修改

  • 验证一个新的董事会

定制的董事会管理

你管理FPGA定制董事会通过用户界面如下:

  • FPGA板经理:添加门户,进口,否则删除和管理委员会定义文件。

  • 新的FPGA板向导:这个向导将指导您完成创建一个自定义板定义文件的信息获得板规范文档。

  • FPGA板编辑器查看或编辑委员会信息:用户界面。

首先,检查FPGA板要求然后按照步骤中描述创建自定义FPGA板定义。

FPGA板要求

FPGA器件

选择一个下面的链接来查看当前支持的FPGA器件的家庭列表:金宝app

FPGA设计软件

阿尔特拉®第四的®II或Xilinx®伊势是必需的。看到HDL编码器产品文档或高密度脂蛋白校验所需的特定软件版本。

以下MathWorks®工具必须使用费尔或FPGA交钥匙。

工作流 所需的工具
FPGA-in-the-loop

  • 高密度脂蛋白验证器

  • 定点设计师™
FPGA交钥匙

  • 高密度脂蛋白编码器

  • 金宝app®

  • 定点设计师

一般硬件需求

使用FPGA开发板,确保你有下面的FPGA资源:

  • 时钟:外部时钟连接FPGA是必需的。时钟可以微分或单端。公认的时钟频率从5兆赫到300兆赫。费尔一起使用时,时钟频率(见附加要求FPGA-in-the-Loop以太网连接要求)。

  • 重置:外部复位信号连接到FPGA是可选的。提供时,这个信号函数的全局重置FPGA设计。

  • JTAG下载电缆:一个JTAG下载电缆连接主机和FPGA板需要FPGA编程。FPGA的可编程必须使用Xilinx影响或阿尔特拉第四的二世。

FPGA-in-the-Loop以太网连接要求

金宝app支持以太网体育设备。在FPGA板,以太网MAC在FPGA中实现。以太网PHY芯片FPGA板上需要连接的物理媒体介质访问层(MAC)的FPGA。

请注意

FPGA编程时,高密度脂蛋白匹配假设只有一个下载电缆连接到主机。它还假设FPGA编程软件自动识别电缆。如果没有,使用FPGA编程软件编程你的FPGA与正确的选项。

费尔特性测试与以太网PHY芯片后,不得与其他以太网PHY设备工作。

以太网PHY芯片 测试
迈威尔公司®88年阿拉斯加e1111 GMII、RGMII SGMII, 100 base - t MII接口
美国国家半导体公司DP83848C 100 base - t MII接口

以太网PHY接口。必须连接到以太网PHY芯片FPGA使用以下接口:

接口 请注意
千兆媒体独立接口(GMII) 只支持1000 mbit / s的速度使用这个接口。金宝app
减少了千兆媒体独立接口(RGMII) 只支持1000 mbit / s的速度使用这个接口。金宝app
系列千兆媒体独立接口(SGMII) 只支持1000 mbit / s的速度使用这个接口。金宝app
媒体独立接口(MII) 只支持100 mbit / s的速度使用这个接口。金宝app

请注意

对于GMII, TXCLK(10/100兆比特信号时钟信号)信号不是必需的,因为它只支持1000 mbit / s的速度。金宝app

除了标准的GMII / RGMII SGMII / MII接口信号,FPGA-in-the-loop还需要一个以太网PHY芯片复位信号(ETH_RESET_n)。这个校验复位信号执行PHY由FPGA硬件复位。校验。

特殊RGMII时间注意事项。RGMII接口时使用,FPGA的MAC假设数据与参考时钟的边缘按原始RGMII v1.3标准。在这种情况下,印刷电路板设计提供额外的跟踪延迟时钟信号。

RGMII v2.0标准允许发射机把这个延迟,使印刷电路板延迟不是必需的。迈威尔公司88年阿拉斯加e1111内部寄存器添加内部延迟RX和TX时钟。内部延迟不添加默认情况下,这意味着你必须使用MDIO模块配置马维尔88 e1111添加内部延迟。MDIO模块的更多信息,请参阅费尔I / O。

特殊的时钟频率要求GMII / RGMII SGMII接口。当GMII / RGMII / SGMII接口,使用FPGA需要一个精确的125 MHz时钟驱动1000 mbit / s的沟通。这个时钟是由用户提供的外部时钟使用时钟模块或锁相环。

并不是所有的外部时钟频率可以推出一个确切的125 MHz时钟频率。可接受的时钟频率取决于FPGA器件的家庭。推荐的时钟的频率是50、100、125、和200 MHz。

JTAG FPGA-in-the-Loop连接要求

供应商 所需的硬件 所需的软件
英特尔®

USB霸卡或USB导火线II下载电缆

  • USB导火线I或II司机

  • 对于Windows®操作系统:第四的'可执行目录必须在系统路径。

  • Linux®操作系统:版本不支持13.1第二第四的下方。金宝app第四的II 14.1不支持。金宝app只支持64位的第四的。金宝app必须在第四的图书馆目录LD_LIBRARY_PATH之前从MATLAB®。预先考虑第四的图书馆前的Linux发行版库路径LD_LIBRARY_PATH。例如,/lib/x86_64-linux-gnu: $ QUARTUS_PATH。
赛灵思公司

Digilent®下载电缆。

  • 如果你的董事会有机载Digilent USB-JTAG模块,使用USB电缆。

  • 如果你的董事会有一个标准Xilinx 14针JTAG连接器,使用那么HS2或者从Digilent HS3电缆。

  • 对于Windows操作系统:Xilinx Vivado®可执行目录必须在系统路径。

  • Linux操作系统:Digilent Adept2

FTDI USB-JTAG电缆

  • 金宝app支持董事会与机载FT4232H、FT232H或FT2232H设备实现usb JTAG

安装这些D2XX司机。

  • 对于Windows操作系统:2.12.28(64位)

  • Linux操作系统:1.4.22(64位)

安装指南,请参阅D2XX司机从FTDI芯片的网站。
Microsemi® JTAG连接不支持金宝app

高密度脂蛋白校验文档

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