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IP核生成工作流赛灵思公司FPGA板

您可以为任何支持的Xilinx生成可重用的HDL IP核金宝app®FPGA器件。工作流生成一个IP核报告，其中显示目标接口配置和您指定的编码器设置。看到自定义IP核生成．

您可以选择构建自己的自定义参考设计，并将生成的IP核集成到参考设计中。工作流不需要嵌入式编码器®软件，因为您不需要生成运行在处理器上的嵌入式代码。这意味着工作流没有生成软件接口模型的任务。

FPGA板的工作流程具有以下特性:

  • 设定目标参考设计的任务。填充参考设计、它的工具版本和您指定的参数。

  • 设置目标接口的任务。将您的DUT端口映射到目标平台上的接口。

  • 设置目标频率的任务。指定了目标频率(MHz)修改参考设计中的时钟模块，以产生具有该频率的时钟信号。

  • 生成RTL代码和IP核的任务。生成可重用、可共享的IP核。IP核封装了RTL代码、一个C头文件和IP核定义文件。

  • 创建项目的任务。创建一个项目，将IP核集成到预定义的参考设计中。

可以使用可选的AXI4或AXI4- lite接口生成IP核。

基于AXI4接口的FPGA参考设计

该图显示了HDL Coder™如何生成一个具有AXI4接口的IP核，并将IP核集成到FPGA参考设计中。看到板和参考设计注册制度．

使用HDL Coder生成的AXI4- lite接口连接IP核与AXI4或AXI4- lite主设备，如:

  • MicroBlaze处理器。

  • nio II处理器。

  • 连接外部处理器的PCIe Endpoint。

  • JTAG的主人。

当您将HDL IP核连接到诸如MicroBlaze这样的处理器时，您必须集成手写的C代码以在处理器上运行。生成的IP核报表显示寄存器地址映射信息。要查找IP核寄存器空间中的寄存器偏移量，请使用此映射信息。要获得每个寄存器的内存地址，请将寄存器偏移量添加到参考设计中指定的基址。您还可以在生成的IP core文件夹中的C头文件中找到寄存器偏移量。

无AXI4接口的FPGA参考设计

在参考设计定义函数中，您可以在不使用AXI4从接口的情况下创建自己的自定义参考设计。另请参阅addAXI4SlaveInterface．

在创建自定义参考设计时，以独立FPGA板为目标，请使用EmbeddedCoder金宝appSupportPackage的方法hdlcoder。ReferenceDesign类:

hRD。EmbeddedCoder金宝appSupportPackage =.．.hdlcoder.EmbeddedCoder金宝appSupportPackage.None;
看到EmbeddedCoder金宝appSupportPackage．

董事会的支持金宝app

HDL Coder支金宝app持这些FPGA板IP核心代工作流程:

  • Xilinx Kintex-7 KC705开发板

  • Arrow DECA MAX 10 FPGA评估套件

使用这些板，可以将生成的IP核集成到默认的系统参考设计。默认情况下，这个参考设计没有AXI4从接口。您可以选择在参考设计定义函数中添加接口。

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