基于硬件的无线通信算法原型——MATLAB和Simulink金宝app - 金宝app,下载188bet金宝搏,金宝搏官方网站

基于硬件的无线通信算法原型

的Xilinx的通信工具箱™支持包金宝app^®Zynq^®的电台使您能够在基于Xilinx zynq的无线电硬件上设计、原型和验证实用的无线通信系统。

使用基于Xilinx zynq的无线电作为I/O外设，利用MATLAB实时发送和接收任意波形^®系统对象或Simulink金宝app^®块。
发射和接收射频信号，使SDR设计在真实环境下快速测试。
在一个或两个通道上发送和接收数据。
轻松配置RF无线电设置。
采用突发模式获取高带宽信号。
在Si金宝appmulink中，定制和原型SDR算法。只针对设备的FPGA结构，或在ARM上部署分区的软硬件协同设计实现^®处理器和设备的FPGA fabric (Windows^®操作系统只)。
运行应用程序示例开始。

支持包提金宝app供了两个工作流程:

仅fpga定位-此工作流使用从HDL Coder™和用于Xilinx Z金宝appynq平台的HDL编码器支持包．
软硬件协同设计——该工作流还使用了HDL编码器用于Xilinx Z金宝appynq平台的HDL编码器支持包．它还需要金宝app仿真软件编码器™,嵌入式编码器^®,Xilinx Zynq平台的嵌金宝app入式编码器支持包．

的LTE MIB Recovery and Cell Scanner Using Analog Devices AD9361/AD9364(Xilinx Zynq-Based Radio金宝app通信工具箱支持包)金宝app支持包示例展示了如何使用硬件-软件协同设计工作流来部署设计LTE HDL MIB恢复到一个有无线电子卡的硬件板。的LTE接收机使用模拟设备AD9361/AD9364(Xilinx Zynq-Based Radio金宝app通信工具箱支持包)金宝app支持包示例展示了如何捕获实时LTE数据，用于测试您的设计。

如何安装支持包金宝app

一个金宝app支持包是一个附加组件，使您能够使用MathWorks^®产品与特定的第三方硬件和软件。金宝app支持包使用基础产品的license。例如,Xilinx基于zynq的无线电通信工具箱支持金宝app包需要通信工具箱的许可证。

使用MATLAB金宝app安装支持包附加组件菜单。你也可以用the附加组件菜单更新已安装的支持包软件或更新第三方硬件上的固件金宝app。

在MATLAB上安装支金宝app持包首页选项卡,环境部分中,点击附加组件>获取硬件支持包金宝app．您可以通过选择类别(例如硬件供应商或应用程序区域)或执行关键字搜索来筛选此列表。

搜索附加组件列表Zynq，并安装以下支持包:金宝app

Xilinx基于zynq的无线电通信工具箱支持金宝app包
用于Xilinx Z金宝appynq平台的HDL编码器支持包
Xilinx Zynq平台的嵌金宝app入式编码器支持包(仅用于软硬件协同设计)

当支持包安装完成后金宝app，您必须设置主机和无线电硬件。对于Windows系统，安装程序提供有指导的安装步骤。Linux^®系统，安装程序链接到手动设置说明。

设计要求

的Xilinx基于zynq的无线电通信工具箱支持金宝app包提供了一个参考设计，您可以使用该设计创建集成到无线电硬件中的IP核。使用HDL Workflow Advisor来指导您使用参考设计生成可共享和可重用的IP核心模块。

要使用参考设计，FPGA目标设计必须使用流数据接口，该接口具有指示每个样本有效性的控制信号。无线HDL工具箱™模块提供了这个接口。使用样本控制总线选择器将有效控制信号与总线分离。

要使用支持包部署设计，您的设计必须满足这些先决条件。金宝app

每个数据输入或输出必须为16位。适用于参考设计的HDL子系统不支持端口的复杂信号。金宝app为了处理复杂的输入和输出，模型在子系统边界分离I和Q端口。
为给定的参考设计建模所有端口，即使端口没有被使用。
在Si金宝appmulink中，输入输出数据和有效信号必须以相同的采样率驱动。因此，子系统的输入时钟率和输出时钟率必须相等。
以HDL子系统的最快速度时钟数据和有效信号。
仅针对fpga的目标工作流:
- 不支持双工操作。金宝app使用发送或接收操作，但不要两者都使用。
对于软硬件协同设计工作流:
- 支持双工操作。金宝app您可以在同一设计中同时使用发射机和接收机模块。
- AXI4-Lite寄存器端口可以以任意速率计时。
- 在单通道模式下，您只能发送或接收包含偶数个样本的数据帧。如果你使用奇数个样本，软件会在每一帧的末尾插入一个零样本。

实时设计会遇到比在Simulink中模拟的更大的数据量和更大的状态进展集。金宝app确保建模和生成控制逻辑来处理子帧之间的重新启动。考虑添加额外的子系统端口，以便在将设计部署到板上之后，调试这些扩展状态的可见性。

设计调试

一旦设计部署到板上，在设计中内部信号的可见性就会大大降低。为了提高可见性，您可以在生成IP核心之前向子系统添加临时输出端口。有助于调试的信号包括设计状态、多路复用器选择信号或其他控制参数，以及数据路径中间阶段的数据值。您还可以添加输入端口和mux给外部控制参数的选项，如mux选择信号和增益值。

当您在外部模式下在板上模拟设计时，您可以从Simulink驱动和查看这些端口。金宝app的Xilinx Zynq AXI接口块生成的软件模型提供了一个Simulink接口到您的设计的输入和输出端口，而它是在板上运行的。金宝app

一旦你确信你的设计符合预期，你就可以删除这些端口并重新生成IP核。

另一种调试策略是将已知的输入信号存储在FPGA的内存中。这个内存可以是您的Simulink模型生成的HDL代码的一部分。金宝app的LTE MIB Recovery and Cell Scanner Using Analog Devices AD9361/AD9364(Xilinx Zynq-Based Radio金宝app通信工具箱支持包)金宝app支持包示例显示输入端口externalDataSel它提供了存储数据集和来自无线电的实时数据之间的切换。