金宝app用于HDL代码生成和验证的Simulink
探索、实现和验证FPGA、SoC或ASIC设计，而不必编写HDL代码
设计和探索高层次，然后生成和验证HDL直接从MATLAB®或仿真金宝app软件®用于FPGA、ASIC或片上系统(SoC)原型或生产项目。
- 生成优化和可读的VHDL®或Verilog®适用于任何FPGA、ASIC或SoC硬件
- 将系统级设计与子系统级实现连接起来
- 使用高质量的硬件模型构建您的硬件子系统，用于数学、DSP、无线通信、控制和视觉处理
- 使用自动引导转换为定点，或为任何目标设备生成本机浮点操作
- 直接从Simulink和MATLAB部署和调试原型硬件金宝app
- 重用算法模型和测试用例
“与传统的设计流程相比，基于模型的设计可以更早地验证算法和系统功能，更快地适应规格变化，并评估更多的设计方案。基于模型的设计有助于弥合算法专家和RTL工程师之间的差距。”
Kamiya Mamoru, Renesas系统设计
使用MATLAB和Simulink金宝app进行HDL代码的生成和验证
HDL代码生成的任何目标
使用高级合成将硬件准备的MATLAB或Simulink编译为可读、可跟踪和可合成的VHDL或Verilog金宝app HDL代码。此代码经过优化，可跨任何FPGA、ASIC或SoC硬件移植。
无论您的硬件设计经验如何，都可以生成高质量的HDL代码。在高层工作可以让您快速探索硬件架构的权衡，以满足您的目标，并自动生成HDL代码和接口。
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基于模型的设计协作
通过Sim金宝appulink，算法开发人员可以与硬件、软件和模拟设计工程师协作。他们可以使用相同的模型设计，并在开始实施系统架构前，研究权衡和验证系统架构。
直接从这些模型生成HDL代码可以使您适应更改，并且维护VHDL或Verilog、模型和需求之间的可跟踪性。
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HDL-Ready模型和示例
使用模拟算法的硬件实现并生成高质量HDL代码的高级块构建设计。模块包括数学，三角函数，数字信号处理，无线通信，视频和图像处理。5G/LTE无线和视觉处理可以使用子系统级的知识产权。
让定点变得容易
自动将数据类型从浮点型转换为定点型以供实现。这可以让您平衡资源使用和准确性。
如果你的设计需要高精度或高动态范围的计算，或者如果你想在转换为定点之前生成一个原型，你可以生成可合成的目标无关的本机浮点高密度脂蛋白。
自动FPGA和SoC原型
对于来自Xilinx的流行FPGA和SoC原型平台®,英特尔®, Microsemi®，和Speedgoat，你可以生成你需要的一切为设备编程只要按一下按钮。原型可以作为一个独立的设备运行，也可以连接到MATLAB或Simulink进行刺激和调试。金宝app然后，您可以在任何FPGA、ASIC或SoC上重用它进行生产实现。您还可以设置定制的原型板，以便进行简单的编程。
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重用模型和测试以进行验证
将您的MATLAB或Simulink模型和测试与在M金宝appentor Graphics中运行的手写或生成的HDL代码共同模拟®或节奏®模拟器。然后将这些模型和测试导出为SystemVerilog DPI-C组件UVM或者自定义验证环境。
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让我们知道我们能如何帮助你。
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