在传统的VHDL中®或Verilog®在测试台上，HDL代码用于描述逻辑设计的刺激，并检查设计的输出是否符合规范。然而，许多工程师使用MATLAB®和Sim金宝appulink®来帮助创建VHDL或Verilog测试平台，因为该软件提供了高效和紧凑的符号来描述算法，以及检查算法行为的可视化工具。
以这种方式使用MATLAB和Simulink的工程师有多种金宝app选择来验证算法的HDL实现是否正确。
使用HDL协同模拟进行验证
将MATLAB或Simulink金宝app测试台与HDL模拟器结合使用，以验证测试中的设计（DUT）。HDL验证器™使之自动化联合仿真处理并执行MATLAB或Simulink与HDL模拟器之间的通信和同步。MATLAB或Simulink测试台可以将HDL模拟器的输出值与真值模型的金宝app预期值进行比较，并报告错误比较。
FPGA在环仿真中的验证
将MATLAB或Simulink金宝app测试台与已编程为锡林克斯®,英特尔®或Microsemi®FPGA开发板FPGA在环仿真. HDL验证器可与FPGA供应商工具结合使用，以编译HDL，构建编程文件，将其加载到开发板上，并执行MATLAB或Simulink会话与开发板之间的通信。使用FPGA在环仿真，无需生成Verilog或VHDL测试台，因为MATLAB或Simulink可用于此目的。金宝app
使用SystemVerilog DPI测试台进行验证
SystemVerilog是用于测试台开发的Verilog的扩展，所有流行的HDL模拟器都支持SystemVerilog。通过SystemVerilo金宝appg直接编程接口（DPI），您可以将C/C++代码与Synopsys等模拟器集成®风投®抑扬顿挫®敏锐的®或Xcelium™, 和导师图形®ModelSim®还是克斯塔®. 结合MATLAB编码器使用HDL校验器™ 或Simulink编码器™, 您可以生成SystemVerilog D金宝appPI测试台，用于生产验证环境。
HDL验证器可以以两种不同的形式生成SystemVerilog DPI测试台：
- 部件试验台：如果您从Simulink子系统生成一个C组件作为DPI组件使用，您可以选择金宝app生成一个SystemVerilog测试台。测试台验证生成的DPI组件数据向量来自Simulink金宝app模型。
- HDL代码测试台：如果使用HDL编码器从Simulink子系统生成HDL代码，则可金宝app以选择生成SystemVerilog测试台。该试验台比较了HDL实现的输出与Simulink模型的结果进行对比。金宝app
使用通用验证方法(UVM)进行验证
HDL验证器还可以直接从Simulink模型生成UVM组件。HDL验证器从测试台模型生成SystemVerilog UV金宝appM序列和记分板组件。它还为正在测试的行为设计（DUT）生成SystemVerilog文件。然后，可以用手工编码的RTL或使用HDL编码器生成的RTL替换行为DUT。
生成的组件可以在西门子EDA ModelSim中作为完整的UVM环境运行®还是克斯塔®抑扬顿挫®Xcelium™或Synopsys对此®风投®.
