FPGA、ASIC和SoC开发

MATLAB用于FPGA, ASIC和SoC生产设计和验证

利用硬件架构优化算法，利用MATLAB和Simulink生成代码和验证模型金宝app

FPGA、ASIC或SoC项目的多个成员可以在高层抽象的关键早期决策上进行协作，然后生成代码和模型来启动实现。

用MATLAB®和仿真软金宝app件®您可以:

  • 建模和模拟各种架构选择
  • 自顶向下改进算法以实现
  • 收敛于定点量化
  • 生成产品质量的RTL和嵌入式C代码
  • 生成用于数字或模拟仿真环境的验证模型
  • 坚持功能安全认证工作流程

S金宝appimulink帮助系统架构师和硬件设计师进行沟通。它就像一种共享的语言，使我们能够交流知识、思想和设计。金宝appSimulink和HDL Coder使我们能够专注于开发算法，并通过仿真优化设计，而不是检查VHDL语法和编码规则。”

Marcel van Bakel，飞利浦医疗

SoC架构和自顶向下设计

算法开发人员可以与系统架构师和数字，模拟/混合信号，并验证工程师在抽象的高层探索体系结构选项。这让您和您的团队可以试验分区策略，然后使用硬件微架构和定点量化等实现细节逐步细化分区。超过300个块支持HDL代码生成，包括经过金宝app生产验证的硬件IP块和子系统。

在这个自顶向下的过程中，您可以不断地在系统上下文中集成更详细的仿真模型，以尽早消除功能和性能问题。该过程允许您创建和管理系统级测试用例套件，并度量模型覆盖率，因此您可以确信您的实现是成功的。

在高层探索实现的权衡，验证每个细化步骤与之前已知的良好版本之间的区别。

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生成SystemVerilog DPI或UVM组件，加快验证环境的创建。

验证模型生成

您可以直接从支持C代码生成的MATLAB函数或Simulink模型中生成模型来加速RTL验证环境的创建。金宝app金宝app这确保了您能够准确地捕获参考模型和RTL模拟刺激的高级行为。如果高级设计发生了变化，您可以重新生成模型。

这些验证组件使用SystemVerilog直接编程接口(DPI)，所以您可以在任何支持SystemVerilog的模拟器中使用它们。金宝app您可以选择生成通用验证方法(UVM)如果您的RTL验证环境使用UV金宝appM，则可以使用Simulink中的组件。

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生产代码生成

在编写规范文档和基于该文档编写代码的手工过程中，遗留设计过程经常会引入bug。一旦用MATLAB和Simulink执行了系统级验证，就可以直接从这些验证过的实现模型生成HDL和C代码。金宝app

生成的HDL是可读的，可追溯到其源模型，并且是独立于目标的。你可以控制速度优化如管道插入，区域的优化比如资源共享，各种编码样式和结构选项。而来自Xilinx的合成工具®和英特尔®可以从代码生成菜单中自动运行，可以生成脚本来运行任何FPGA或ASIC合成工具。

可读的HDL代码，包括模型注释，具有代码和模型之间的行级可跟踪性。

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检查硬件子系统是否符合DO-254建模标准。

功能安全

如果您的项目需要遵从功能安全标准，那么用于FPGA、ASIC和SoC开发的工作流程将包含在工具包中做- 254，ISO 26262,IEC 61508．这些工作流程包括运行带有内置检查的Model Advisor，以确保您的模型符合适当的标准要求。

生成的HDL和C代码是可读的，并可追溯到模型和需求，以简化代码审查。您可以使用各种技术，如使用协同仿真或fpga在环的背靠背测试，以帮助满足验证需求。

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