FPGA、ASIC和SoC发展

asic和soc

模型、验证和计划你的算法在asic

领域专家和硬件工程师使用MATLAB®和仿真软金宝app件®ASIC设计原型和执行生产。MATLAB仿真软件,您可以:金宝app

  • 改进算法对ASIC硬件规范消除误解
  • 模拟芯片系统行为的高级抽象
  • 早些时候开始验证通过重用系统级模型和测试用例
  • 生成质量的RTL

“仿真软件金宝app环境是理想的系统级架构的探索。模拟200倍的速度比他们在我们之前的工作流程和仿真软件模型可以很容易地转换成C以及HDL代码,这使得高可伸缩性和可重用性。”金宝app

肯•陈法拉第

ASIC设计建模

添加硬件体系结构(13)你的数字算法。这包括定点量化(30:45),所以你可以更有效地使用资源,本机浮点(9:19)代码生成,这样你就可以更容易地在fpga原型。重用您的测试和金色的每个细化操作参考算法来模拟。高密度脂蛋白编码器™可以生成一个高密度脂蛋白试验台验证对测试向量生成的高密度脂蛋白DUT保存从仿真软件模型。金宝app

高密度脂蛋白编码器生成synthesizable硬件描述语言(VHDL)或Verilog直接从HDL-ready仿真软件和MATLAB函数块和Sta金宝appteflow®图表。你可以从相同的模型生成代码FPGA原型(20:51)和生产的实现。这种方法提供了敏捷性和重用你的硬件设计和验证工作流。

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soc行为模拟

数字模型,模拟和软件的功能在一个高水平的抽象来识别和消除系统级的错误和性能问题之前实现。模拟内存和内部和外部连接,以及调度和操作系统的影响,利用SoC Blockset™。

使用仿真软件构建和自动化系统级测试用例测试™,并使用仿真软件覆盖™向会议报告度量您的需求。金宝app

持续不断地验证你的SoC完善子系统,确保等价和SoC-level兼容性在您的项目。

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早些时候开始验证

高密度脂蛋白校验™重用你的MATLAB和Simulink仿真测试环境来验证金宝app你的FPGA设计。

与cosimulation(35分),你可以自动运行MATLAB Simulink仿真试验台连接到你的Verilog或硬件金宝app描述语言(VHDL)设计运行在模拟器从导师图形或节奏设计系统。

出口模拟或数字模型SystemVerilog DPI(19)组件用作参考模型、刺激或快速SystemVerilog模拟器的仿真模型Synopsys对此,节奏设计系统,或导师图形。

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生产ASIC设计

领域专家和硬件工程师使用MATLAB和Simulink上进行合作生产FPGA和SoC设计金宝app无线,视频/图像处理,电机和电源控制(24:20),安全至上应用程序。

探索建筑的广泛的选项,然后使用HDL编码器高级合成优化(49:42)以满足您的实现目标。自动生成可读的是跟踪的RTL模型和需求。synthesizable和设计rule-compliant RTL,高密度脂蛋白编码器生成各种AXI4接口以轻松集成到你的SoC。

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