硬件设计通常始于系统与算法设计在Simulink金宝app®和MATLAB®，随后手动编写用于实现详细的硬件描述语言（HDL）表示FPGA或ASIC硬件。
手动编写低级HDL限制硬件设计团队可以在多大范围内探索不同的架构，增加引入错误的量，并限制重复使用其他项目的算法的能力。
HDL编码器™自动生成从Simulink和MATLAB合成的Verilog或VHDL代码用于实现硬件的设计。金宝app在这种方法中，系统算法和硬件设计工程师可以合作探索更广泛的解空间并消除手动编写HDL容易出错的任务。结果是，新应用获得在数字硬件实现算法的性能和功耗的好处。另外，从高层次的模型自动HDL代码生成使得它更容易重用代码其他项目。
请参阅下面的一个典型工作流程显示算法的硬件设计。
硬件设计流程与MATLAB或Simulink的开始。金宝app产生综合的VHDL或Verilog HDL实现FPGA或ASIC硬件。
有关更多信息，请参阅HDL编码器。
