HDL编码器
为FPGA和ASIC设计生成VHDL和Verilog代码
HDL编码器™生成可移植的、可合成的Verilog®和硬件描述语言(VHDL)®来自Matlab的代码®函数,仿真软件金宝app®模型和Stateflow®图表。生成的HDL代码可以用于FPGA编程或ASIC原型和设计。
HDL Coder提供了一个工作流顾问来自动化Xilinx的编程®，微笑®和英特尔®fpga．你可以高密度脂蛋白控制架构(49:42)和实现，突出显示关键路径，并生成硬件资源利用率估计。HDL编码器提供可追溯性在Simulink模型和生金宝app成的Verilog和VHDL代码之间，使遵守DO-254和其他标准的高完整性应用程序的代码验证。
开始:
高级硬件设计
设计您可以从300多个面向hdl的Simulink模块、MATLAB函数和状态流程图中选择您的子系统。金宝app模拟您的设计的硬件行为，探索替代架构，并生成可合成的VHDL或Verilog。
一种脉冲检测算法的硬件结构。
独立于供应商的目标
生成可合成的RTL，用于一系列的实现工作流程和FPGA、ASIC和SoC设备。重用相同的模型来生成原型和产品代码。
生成高效的独立于厂商的合成RTL，可以部署在任何FPGA、ASIC或SoC设备上。
生成与源模型链接的HDL代码和要求。
更快的硬件开发
通过在一个环境中集成算法和硬件设计，更有效地收敛于高质量的系统设计。深入了解硬件实现如何在工作流的早期影响算法约束。
协作在工作流的早期为算法添加硬件实现细节。
更优化的设计
在提交RTL实现之前，研究各种各样的硬件体系结构和定点量化选项。高级合成优化有效地映射到设备资源，如逻辑、dsp和ram。
快速探索广泛的实现选项。
验证和调试高级功能，并为RTL验证生成模型。
基于FPGA的设备
生成有效映射到的RTL赛灵思公司，英特尔， 和微笑FPGA和SOC.设备。将输入和输出映射到设备级I/O和AXI寄存器使用硬件支持包金宝app为流行板，或定义自己的自定义参考设计。
在FPGA原型板上测试无线通信算法。
实时仿真和测试
目标可编程FPGA I/O模块从Speedgoat以及其他使用HDL Workflow Advisor的，并模拟使用金宝app仿真软件实时™．本地浮点(9:19)HDL代码生成简化了高精度原型的工作流程。
使用HDL工作流顾问目标一个Speedgoat FPGA I/O板。
无线通信
使用实时或捕获信号设计系统级算法，然后添加硬件架构细节或重用子系统和模块无线HDL工具箱™．部署到预配置软件定义的无线电（SDR）平台或自定义目标硬件。
实现无线通信算法的硬件架构。
从浮点电机控制算法生成HDL。
视频和图像处理
生成有效的RTL视觉HDL工具箱™块和子系统，vision处理算法的模型流硬件实现。通过建模内存和软件事务延迟来改进算法SoC Blockset™．
hdl优化的视频和图像处理块。
HIL植物建模
执行复杂Simscape™的实时仿真半实物仿真)FPGA快速控制原型系统运行的工厂模型。使用Simscape HDL工作流程顾问自动编程Speedgoat FPGA I/O模块。
将Simscape工厂模型转换为部署在Speedgoat FPGA I/O板上。
设计与验证工作流程
将算法设计连接到硬件实现涉及的不仅仅是HDL代码生成。学习最佳实践(十五25)用于原型化和生产工作流程。
设计硬件
开发有效处理流数据的算法。添加硬件架构细节与hdl准备的Simulink块，自定义MATLAB功能块，和状态流程图。金宝app
自动定点量化、使用本机浮点合成或使用每种的组合。
原型和验证
应用左移验证以尽早消除bug，并确保硬件在系统上下文中按需要运行。使用高密度脂蛋白校验™通过MATLAB和Simulink直接调试FPGA原型，并生成组件以加速RTL验证。金宝app
验证高级功能，在连接到Simulink的FPGA上模拟生成的HDL，并生成模型。金宝app
