滤波器设计HDL编码器™生成可综合的,便携式的VHDL®和Verilog®实施定点代码滤波器设计与MATLAB®在FPGA或ASIC。它可以自动用于模拟,测试和验证所生成的代码创建VHDL和Verilog测试台。
了解滤波器设计HDL编码器的基础知识
HDL代码生成启动,语言选择,HDL代码生成脚本
单率,多速率,级联,其他先进数字滤波器
资源使用,时钟速度,芯片面积,延迟
文件名称和位置,标识和评论,港口以及复位,HDL语言结构
HDL测试基准生成,并协同仿真与第三方EDA工具
编译,仿真和综合脚本生成