开始吧过滤器设计HDL编码器

过滤器设计HDL Coder™会产生可合成的便携式VHDL^®和verilog.^®用于实现使用MATLAB设计的固定点过滤器的代码^®在FPGA或ASIC上。它自动为模拟，测试和验证生成的代码创建VHDL和Verilog测试台。

教程

• 基本FIR筛选器
  

  设计一个基本量化的离散时间FIR滤波器，为过滤器生成VHDL代码，并使用生成的测试台验证VHDL代码。

• 优化的冷杉过滤器
  

  设计优化的FIR筛选器，为过滤器生成Verilog代码，并使用生成的测试台验证Verilog代码。

• IIR过滤器
  

  设计IIR过滤器，为过滤器生成VHDL代码，并使用生成的测试台验证VHDL代码。

关于过滤器设计和HDL代码生成

• 自动化HDL代码生成
  

  基于过滤器设计的HDL代码生成概述。

特色例子

HDL Butterworth Filter.

说明了如何为第5阶Butterworth滤波器生成HDL代码。该滤波器的截止频率相对于采样率非常低，导致难以做出的过滤器。此外，小输入（8位）和输出（9位）字大小会导致量化过滤器需要缩放可实现。

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HDL最小相位FIRT过滤器

说明如何为具有10位输入数据的最小相位FiRT滤波器生成HDL代码。这是一个带通滤波器，其采样率为96 kHz，通带从大约19 kHz到29 kHz。这种类型的滤波器通常用于反馈回路，其中线性相位不充分，并且需要最小的相位或最小的相位或者可以尽可能接近。

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