硬件设计通常在Simulink中以系统和算法设计开头金宝app®和matlab.®，然后手动编写用于实现的详细硬件描述语言（HDL）表示FPGA或ASIC硬件。
手动编写低级HDL限制硬件设计团队可以探索不同的架构，增加引入的错误量，并限制了重用算法的其他项目的能力。
HDL Coder™自动生成Simulink和MATLAB的合成Verilog或VHDL代码，以实现硬件设计。金宝app在这种方法中，系统算法和硬件设计工程师可以合作探索A.更广泛的解决方案空间并消除手动编写HDL的错误任务。因此，新应用程序在数字硬件中实现实现算法的性能和功耗优势。此外，来自高级模型的自动HDL代码产生更容易重用代码对于其他项目。
见下面的典型工作流程将算法显示为硬件设计。
用matlab或simulink开头的硬件设计工作流程。金宝app生成合成的VHDL或Verilog HDL以实现FPGA或ASIC硬件。
有关其他信息，请参阅HDL编码器。
