ASIC和SOC
在asic上建模、验证和编写算法
领域专家和硬件工程师使用MATLAB®和仿真软金宝app件®完成ASIC的原型和生产设计。使用MATLAB和Simulin金宝appk，您可以:
- 朝向ASIC硬件消除规范误传精确算法
- 在高抽象级别上模拟系统片上行为
- 通过重用系统级模型和测试用例，尽早开始验证
- 生成质量的RTL
“Simu金宝applink环境是理想的系统级架构探索。该模拟是200倍，比他们在我们以前的工作流程和Simulink模型可以很容易地转换到C以及对HDL代码，这使得高可扩展性和可重用性更快。”金宝app
陈恳，法拉第
MATLAB与ASICs和SoCs的结合使用
建模ASIC设计
添加硬件架构(8:13)你的数字算法。这包括定点量化(30:45)，这样你就可以更有效地利用资源本机浮点(9:19)代码生成，这样您就可以更容易地在fpga上进行原型。重用您的测试和黄金参考算法来模拟每个连续的细化。HDL编码器™可以生成一个高密度脂蛋白试验台根据Simulink模型中保存的测试向量验证生成的HDL DUT。金宝app
HDL编码器直接从HDL-准备Simulink和MATLAB功能块和Stateflow生成可综合VHDL或Verilog金宝app®图表。您可以从早期型号相同的代码生成FPGA原型(20:51)和生产的实现。这种方法提供了敏捷性和重用到您的硬件设计和验证工作流。
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片上系统行为仿真
数字模型,类似物，和软件功能在一个较高的抽象级别上一起识别和消除系统级的错误和性能问题，在实现之前。使用SoC Blockset™模拟内存和内部和外部连接，以及调度和操作系统效果。
使用Simulink测试构建并自动化系统级测试用例™, 并使用Simulink覆盖™ 报告满足您需金宝app求的指标。
不断验证您的SoC在优化子系统，确保整个项目的等价和SoC级兼容性。
早些时候开始验证
HDL Verifier™可重用MATLAB和Simulink测试环境来验金宝app证FPGA设计。
与cosimulation(35分)，您可以自动运行MATLAB或Simulink测试台，连接到Verilog或VHDL设金宝app计，并在Mentor Graphics或Cadence design Systems的模拟器中运行。
出口模拟或数字模型作为SystemVerilog的DPI(19)组件，用于SystemVerilog模拟器中的参考模型、刺激或快速仿真模型synopsys.，Cadence设计系统公司,或Mentor Graphics公司．
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- 用MATLAB验证了汽车雷达信号处理的硬件实现(26:55)
- 为模拟混合信号验证生成SystemVerilog DPI(3:50)
- 改进RTL验证通过连接到MATLAB(41:03)
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