金宝appSimulink的HDL代码生成和验证
探索、实现和验证FPGA、SoC或ASIC设计，而无需编写HDL代码
在高水平上设计和探索，然后直接从MATLAB生成和验证HDL®或仿真金宝app软件®用于FPGA、ASIC或片上系统(SoC)原型或生产项目。
- 生成优化和可读的VHDL®或Verilog®适用于任何FPGA、ASIC或SoC硬件
- 将系统级设计与子系统级实现连接起来
- 使用用于数学、DSP、无线通信、控制和视觉处理的高质量硬件模型构建硬件子系统
- 使用自动化指导转换为固定点，或为任何目标设备生成本机浮点操作
- 直接从Simulink和MATLAB部署和调试原型硬件金宝app
- 重用算法模型和测试用例
“通过基于模型的设计，我们可以更早地验证我们的算法和系统功能，适应规格更换更快，并评估更多的设计替代方案，而不是我们传统的设计流程。基于模型的设计有助于弥合算法专家和RTL工程之间的差距。”
神宫Mamoru, Renesas系统设计
用MATLAB和Simulink进金宝app行HDL代码的生成和验证
任何目标的HDL代码生成
使用高级合成将硬件准备的MATLAB或Simulink编译成可读、可跟踪和可合成的VHDL或Verilog金宝app HDL代码的技术。此代码经过优化，可在任何FPGA、ASIC或SoC硬件上移植。
无论您的硬件设计经验如何，您都可以生成高质量的HDL代码。高水平的工作可以让您快速探索硬件架构的权衡，以满足您的目标，并自动生成HDL代码和接口。
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基于模型的设计合作
使用Sim金宝appulink，算法开发人员可以与硬件、软件和模拟设计工程师合作。他们可以使用相同的模型设计，并在开始实现之前验证系统架构。
直接从这些模型生成HDL代码使您能够适应变化，并维护VHDL或Verilog、模型和需求之间的可追溯性。
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HDL-Ready模型和示例
使用模拟算法的硬件实现并生成高质量HDL代码的高级块来构建设计。模块包括数学，三角，数字信号处理，无线通信，视频和图像处理。您可以将子系统级知识产权用于5G/LTE无线和视觉处理。
固定点变得简单
自动将数据类型从浮点型转换为定点型以供实现。这让您能够平衡资源使用和准确性。
如果您的设计需要高精度或高动态范围的计算，或者如果您想在转换为定点之前生成原型，则可以生成与目标无关的可合成模型本土浮点高密度脂蛋白。
自动FPGA和SOC原型设计
用于Xilinx流行的FPGA和SoC原型平台®,英特尔®, Microsemi®和Speedgoat，你可以生成你需要的一切项目设备按下按钮。原型可以作为独立设备运行，或者它可以连接到Matlab或Simulink以进行刺激和调试。金宝app然后，您可以在任何FPGA，ASIC或SOC上重新使用它以进行生产实施。您可以设置自定义原型板，以便于编程。
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重用模型和测试以进行验证
将您的MATLAB或Simulink模型和测试与在M金宝appentor Graphics中运行的手写或生成的HDL代码一起模拟®或节奏®模拟器。然后将这些模型导出为SystemVerilog DPI-C组件的测试uvm.或者自定义验证环境。
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