功能验证的典型功耗对ASIC，FPGA的SoC和FPGA设计项目的时间和资源量最大。为了提高效率，验证团队都采用Accellera的通用验证方法学沿（UVM）标准IEEE标准的SystemVerilog 1800（参考：博客第6和博客第10）。

这种方法的主要目的是增加可重复使用的，通过验证组件的验证效率。然而，手动创建和调试UVM验证组件仍然需要的努力显著量（参考：博客第8）。

由于许多芯片设计项目开始在算法MATLAB^®要么金宝app^®，可以通过重用在UVM验证环境的MATLAB代码或Simulink模型可以减少测试台开发力度。金宝app

HDL验证™可以自动生成MATLAB代码或Simulink模型的SystemVerilog一个DPI组件。金宝app该组件可以用作一个UVM验证一个黄金参考检查模型记分板，如在混合信号仿真行为的数字或模拟组件模型，或作为在顺序题目您的UVM验证的刺激。

HDL验证也可以直接从Simulink模型生成UVM组件。金宝appHDL验证生成的SystemVerilog UVM顺序和记分牌从测试平台的模型组件。它还生产SystemVerilog的文件被测件（DUT）行为的设计。行为DUT然后可以用手工编码的RTL替换或RTL使用HDL编码器生成的。

生成的组件可作为Mentor Graphics公司完整的UVM环境中运行^®的ModelSim^®或奎斯塔^®Cadence公司^®Xcelium™或新思^®VCS^®。可替代地，所产生的组件可以被结合到现有的UVM环境。

有关更多信息，请参阅HDL验证。