HDL验证器对Xilinx FPGA金宝app板的支持

使用HDL Verifier for FPGA in-the-loop(FIL)支持基于金宝appXilinx FPGA板的FPGA验证。

      HDL验证器™自动验证Xilinx上的HDL代码®通过启用FPGA in-the-loop (FIL)测试来实现FPGA板。FIL测试有助于确保MATLAB®算法或金宝app®设计行为与现实世界中的预期一致,增加了对硅实现的信心。利用MATLAB算法或Simulink模型驱动F金宝appPGA的输入刺激并分析FPGA的输出。通过使用FIL测试,您可以以FPGA速度验证设计,使您能够运行更广泛的测试用例集,并对设计执行回归测试。

      HDL验证器支持FIL模拟金宝app选择Xilinx FPGA板. 这些板的板定义文件包含在支持包中。您可以添加其他FPGA板,以便与FIL一起使用金宝appFPGA板定制.

      支持以下设备系列:金宝app

      • Zynq®超尺度+™ 片上多核系统
      • Virtex®超尺度®超尺度
      • Virtex-7、Kintex-7 Artix®7, zynq - 7000
      • 斯巴达Virtex-6®-6
      • Virtex-5
      • Virtex-4

      平台和发布支持金宝app

      看到硬件支持包系统需求金宝app表适用于当前和以前的版本、版本和平台可用性。

      查看中的增强功能和错误修复发布说明.