通过连接来共同模拟HDL设计金宝app使用HDL模拟器
HDL验证器/用于Cadence Incisive
HDL验证程序/用于Mentor Graphics ModelSim
这个HDL协同模拟块通过向HDL模拟器中模拟的HDL模型应用输入信号并从中读取输出信号,从而对硬件组件进行联合模拟。通过仅使用输入或输出端口配置该块,可以使用该块对源或接收器设备进行建模。
您可以在块上配置这些选项:
块的输入和输出端口映射,以与HDL模块的信号(包括内部信号)相对应。必须为每个输出端口指定采样时间。可以选择为每个输出端口指定数据类型。
用于在模拟器之间交换数据的通信类型和通信设置。
Simulink中仿真时间单元之间的时序关系金宝app®以及HDL模拟器。
用于模型的上升沿或下降沿时钟。您可以指定每个时钟信号的周期。
Tcl命令在模拟前后运行。
兼容金宝app代码生成
该模块使用HDL编码器参与HDL代码生成™. 编码器生成与手动编写的或传统HDL代码的接口。它不参与使用的C代码生成金宝appSimulink编码器™.
块上显示的端口与HDL模拟器中运行的HDL设计信号相对应。通过更改块参数,可以添加和删除端口,并配置其数据类型和采样时间。这个港口选项卡显示与端口对应的HDL信号。您可以添加、删除和更改端口的顺序。使用自动填充按钮,通过HDL模拟器的端口信息请求填写表格。此请求返回在HDL模拟器中运行的HDL设计中的端口名和信息。有关此功能的详细说明,请参阅“从HDL模拟器获取信号信息”。
配置时指定的所有信号HDL协同模拟块必须在HDL模拟器中具有读/写访问权限。有关详细信息,请参阅HDL模拟器产品文档。
当您导入VHDL时®来自HDL模拟器、HDL验证器的信号™ 返回所有大写字母的信号名称。