主要内容

MATLAB AXI Master

从MATLAB访问FPGA板上的AXI从存储器®或Si金宝appmulink®

在FPGA设计中使用MATLAB AXI master IP从MATLAB或Simulink访问金宝app板载内存位置。此IP连接到板上的从属内存位置。IP还通过JTAG、PCI Express或以太网电缆响应来自MATLAB或Simulink的读写命令。

若要使用此功能，必须下载FPGA板的硬件支持包。支持包安装中包含有关此功能的更多文档。请参阅支持包文金宝app档：

有关下载支持包的信息，请参阅金宝app下载FPGA板支持包金宝app.

话题

MATLAB AXI Master的设置

从MATLAB或Simulink访问FPGA板上内存的高级步骤。金宝app

特色实例

使用基于JTAG的MATLAB AXI Master访问FPGA内存

使用基于JTAG的MATLAB AXI Master访问FPGA内存

使用基于JTAG的MATLAB®AXI master访问连接到FPGA的内存。在FPGA中，存在一个Xilinx®DDR内存控制器和一个BRAM控制器，分别用于访问DDR内存和BRAM。这些内存控制器为FPGA中其他组件的写和读操作提供一个AXI4从接口。JTAG-基于MATLAB的AXI master功能提供了一个AXI master组件，可用于访问FPGA中的任何AXI从属IP。此示例演示如何将MATLAB作为AXI master IP集成到Xilinx Vivado®项目中，以及如何使用MATLAB从DDR内存和BRAM写入和读取数据。此示例使用Vivad模拟设计o模拟器，然后对FPGA进行编程，并从MATLAB控制台执行写入和读取操作。
基于以太网的MATLAB AXI Master IP核生成工作流

基于以太网的MATLAB AXI Master IP核生成工作流

使用HDL验证器™ 以太网MATLAB®作为AXI主IP访问HDL编码器™ 产品生成寄存器。MATLAB AXI master提供直接从MATLAB访问FPGA寄存器的功能。

HDL验证器文档

金宝app

试试MATLAB、Sim金宝appulink和其他产品下载188bet金宝搏

现在受审