概述

FPGA-in-the-Loop模拟工作流

选择生成一个块或系统对象™，并决定是否使用FIL向导或HDL工作流顾问。

FPGA-in-the-Loop模拟

环路fpga (FIL)仿真提供了使用Simulink或MATLAB软件测试任何现有HDL代码的真实硬件设计的能力。金宝app

FIL要求和准备

为FIL接口的生成准备DUT

DUT模块和系统对象的FIL模拟指南。

下载FPGA板支持包金宝app

FPGA板支持包包含用于FPG金宝appA in- loop (FIL)仿真、数据捕获或MATLAB AXI master的所有支持板的定义文件。

建立FPGA设计软件工具

将MATLAB路径设置为Xilinx^®, Microsemi^®,英特尔^®软件

指导硬件设置

描述在自动支持包设置过程中用于配置fpga -in- loop使用的硬件的金宝app步骤。

手动硬件设置

描述为FIL准备硬件和硬件工具的必要步骤。

从遗留代码生成FIL接口

使用FIL向导生成块

从现有的HDL源文件生成FPGA in- loop块，然后在Simulink仿真中包含FPGA实现。金宝app

使用FIL向导生成系统对象

从现有的HDL源文件中生成FPGA在环系统对象，然后在MATLAB仿真中包含FPGA实现。

验证HDL实现PID控制器使用fpga在环

这个例子向你展示了如何使用HDL Verifier™建立一个fpga -in- loop (FIL)应用程序。

验证数字上变频器使用fpga在环

这个例子向您展示了如何验证一个数字上变频器设计与滤波器设计HDL编码器™生成使用fpga在环仿真。

生成FIL系统对象从MATLAB代码(需要高密度脂蛋白编码器许可)

用HDL实现FIL仿真工作流Advisor的MATLAB实现

使用HDL Workflow Advisor生成fpga -in- loop系统对象和测试平台。

从Simulink模型生成FIL块(需要)金宝app高密度脂蛋白编码器许可)

生成测试工作台和启用代码覆盖使用HDL工作流顾问(高密度脂蛋白编码器)

使用HDL工作流顾问为生成的HDL代码生成测试工作台和代码覆盖。

利用HDL工作流顾问进行仿真金宝app

使用HDL Workflow Advisor生成fpga在环模型。