主要内容
FPGA数据捕获
来自Live FPGA的信号数据
使用FPGA数据捕获在FPGA上运行设计时从您的设计中观察来自您的设计的信号。此功能捕获来自FPGA的信号数据窗口，并将数据返回到MATLAB®或者模金宝app拟®。要捕获信号，HDL Verifier™将生成IP核心，您必须将其集成到HDL项目中，并与您的其余设计一起部署到FPGA。HDL验证程序还生成与FPGA通信的应用，System object™和Simulink模型，并将数据返回到Ma金宝apptlab或Simulink。
要捕获FPGA数据：
生成自定义组件和IP核心。为生成的IP指定端口名称和大小。这些端口连接到要捕获的信号，以及要在捕获发生时要控控制的信号作为触发器。
将生成的IP集成到FPGA设计中并将设计部署到FPGA板。使用HDL工作流程顾问时，此步骤是自动的。
使用生成的应用程序，系统对象或Simulink模型来捕获分析，验证或显示的数据。金宝app您可以在捕获发生时配置触发条件以控制。
要使用此功能，您必须为FPGA板下载硬件支持包。金宝app支持包安装中包含此功能的更多文档。金宝app请参阅支持包的文档：金宝app
有关下载支持包的信息，请参阅金宝app下载FPGA板支持包金宝app。
话题
用于从FPGA上运行的设计捕获信号数据的高级工作流程。
特色例子
您还可以从以下列表中选择一个网站：
