主要内容

FPGA数据捕获

来自Live FPGA的信号数据

使用FPGA数据捕获在FPGA上运行设计时从您的设计中观察来自您的设计的信号。此功能捕获来自FPGA的信号数据窗口，并将数据返回到MATLAB®或者模金宝app拟®。要捕获信号，HDL Verifier™将生成IP核心，您必须将其集成到HDL项目中，并与您的其余设计一起部署到FPGA。HDL验证程序还生成工具，System Object™和与FPGA通信的Simulink模型，并将数据返回到Ma金宝apptlab或Simulink。

要捕获FPGA数据：

  1. 生成自定义组件和IP核心。为生成的IP指定端口名称和大小。这些端口连接到要捕获的信号，以及要在捕获发生时要控控制的信号作为触发器。

  2. 将生成的IP集成到FPGA设计中并将设计部署到FPGA板。

  3. 使用生成的工具，系统对象或Simulink模型来捕获分析，验证或显示的数据。金宝app您可以在捕获发生时配置触发条件以控制。

看数据捕获工作流程。

工具

FPGA数据捕获组件生成器 配置和生成FPGA数据捕获组件
FPGA数据捕获 从Live FPGA捕获数据马铃薯工作区交互式

职能

hdlverifier.fpgadatareader. 从Live FPGA捕获数据马铃薯工作区

块

FPGA数据阅读器 从Live FPGA捕获数据金宝app模型

话题

数据捕获工作流程

从FPGA上运行的设计捕获信号数据的高级步骤。

触发

使用触发条件捕获FPGA上特定事件周围的数据。

数据捕获的设计注意事项

FPGA数据捕获的信号，时序和JTAG限制。

特色例子

使用FPGA数据捕获从英特尔FPGA板读取音频信号

使用FPGA数据捕获从英特尔FPGA板读取音频信号

使用FPGA数据捕获与现有的HDL代码读取FPGA内部信号。我们从现有的FPGA设计开始，将片上模数变为数字转换器（ADC）进行示例音频信号。ADC IP公开了用于控制的Avalon Memory映射（MM）从接口，以及用于数据输出的Avalon流界面。此FPGA设计已包含一个简单的Avalon MM主站以启动ADC。我们将使用FPGA数据捕获功能将ADC输出数据从Avalon Streaming接口收集到MATLAB工作区。
使用即用捕获信号从英特尔FPGA板流传输音频信号

使用即用捕获信号从英特尔FPGA板流传输音频信号

用准备捕获使用现有的HDL代码捕获FPGA数据中的信号来读取FPGA流信号。此示例以现有的FPGA设计开头，实现片上模拟到数字转换器（ADC）以采样音频信号。ADC IP公开了用于控制的Avalon Memory映射（MM）从接口，以及用于数据输出的Avalon流界面。现有示例包含一个简单的Avalon MM主站以启动ADC。使用FPGA数据捕获从Avalon流界面收集ADC输出数据，并将其流传输到MATLAB工作区。

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