高密度脂蛋白编码器使高层设计fpga、soc和asic通过生成便携、synthesizable Verilog®和硬件描述语言(VHDL)®代码从MATLAB函数,仿真软件模型和Stateflow金宝app图表。您可以使用FPGA编程生成的HDL代码,ASIC原型和生产设计。
HDL编码包含一个工作流顾问,自动化在Xilinx原型生成的代码®,英特尔®和微芯片董事会并生成IP核ASIC和FPGA工作流。你可以优化速度和面积,突出关键路径,并生成资源利用合成之前估计。高密度脂蛋白编码器提供了模型之间的可溯性模型和生成的Verilog和VHDL代码金宝app,使代码验证高度集成应用程序的坚持做- 254和其他标准。
ASIC工作流
设计和验证您的体系结构和高层硬件功能的混合模拟,数字,和软件系统。生成高quality-of-results RTL (QoR),或生成synthesizable SystemC(5:02)使用节奏®层云HLS。
实时仿真和测试
目标Speedgoat FPGA可编程I / O模块和类似的第三方模块使用高密度脂蛋白工作流顾问,模拟使用金宝app实时仿真软件。使用本机浮点(9:19)HDL代码生成高精度原型来简化工作流程。
产品资源:
“金宝app仿真软件帮助系统架构师和硬件设计师沟通。它就像一个共同语言,使我们能够交换知识、想法和设计。金宝app仿真软件和HDL编码器使我们专注于发展中通过仿真算法和改进我们的设计,而不是检查硬件描述语言(VHDL)语法和编码规则。”
马塞尔·范·Bakel飞利浦医疗保健
