金宝app用于HDL代码生成和验证的Simulink
探索，实施和验证FPGA，SOC或ASIC设计，而无需编写HDL代码
Entwickeln und Testen Sie Ihr Systemzunächstauf hohem abstraktionsniveau und generen und Verifizieren SieAnschließendHDL-Code Direkt Aus Matlab®奥得河仿真金宝app软件®für FPGA-， ASIC- order System-on-Chip (SoC)- prototype order producktionsprojekte。Danach können Sie HDL-Code für prototype - order producktionsprojekte auf fpga, asic order system -on- chip (SoC) direcrekt aus MATLAB®奥得河仿真金宝app软件®Generieren und Verifizieren。
- Generieren Sie Optimieren und Lesbaren VHDL®——奥得河Verilog®-codefürjede fpga-，asic-oder soc-hardware。
- Verbinden Sie Den Entwurf Auf Systemebene Mit Der Mifferierung Auf Subsystemebene。
- Estheren Sie Ihr Hardwaresubsystem Mit Hochwertigen HardwaremodellenFürMathematik，DSP，Drahtlose Kommunikation，Steuerungen und Die Bildverarbeitung。
- Konvertieren Sie Berechnungen Mithilfe Automatizierter Leitlinien在Festkommaverfahren Oder Generieren Sie Native Gleitkomma-OperationenFürBeliebigeZielgeräte。
- 您可以通过我们的Simulink和MATLAB来实现原型硬件的实现和调试。金宝app
- Verwenden Sie算法模型和Testfälle mehrmals。
“麻省理工学院基于模型的设计können wir unsere算法和die Funktionalität unserer Systeme früher verify ieren，您schneller an Spezifikationsänderungen anpassen and mehr Entwurfsalternativen bewerten als bei unserem herkömmlichen Designablauf。基于模型的设计hilft uns, die Kluft zwischen算法和RTL-Ingenieuren schließen。"
Mamoru Kamiya，瑞萨系统设计
基于MATLAB和Simulink für die 金宝appHDL-Codegenerierung和验证
任何目标的HDL代码生成
采用高级合成编译硬件就绪的MATLAB或SIMULINK以可读，可追溯和可综合的VHDL或VERILOG 金宝appHDL代码的技术。此代码在任何FPGA，ASIC或SOC硬件上进行了优化和便携式。
无论您的硬件设计体验如何，您都可以生产出高质量的HDL代码。在高级工作，让您快速探索硬件架构权衡以满足您的目标，并自动生成HDL代码和接口。
基于模型的设计
MIT 金宝appSimulinkKönnenalgorithmentWickler Mit Ingenieuren Zusammenarbeiten，Die Hardway，Softild Analoge Designs Entwerfen。SieKönnenIieselbenModelle Verwenden，UM Zuentwerfen系统架构师和实现师之间的权衡。
请输入您的HDL-Code，输入您的代码:können Sie leicht Änderungen vornehmen。Außerdem bleibt die Rückverfolgbarkeit zwischen dem VHDL- order Verilog-Code, dem model and den Anforderungen besteen。
HDL-KOPATIBLE MODELLE AND BEISPIELE
Erstellen Sie Ihr Design mithilfe Blöcken auf hoher Ebene, die hardware implementeren algorithm simulieren and hochwertien HDL-Code generien。我们有Blöcke für mathematics Berechnungen, trigonometry, digitale signalarbeitung, drhtlose kommunkation sowie Video- and Bildverarbeitung。欢迎können geistiges Eigentum auf Subsystemebene für die 5G/ lte - funkkommunkation and die Bildverarbeitung verwenden。
Festpunktberechnungen Leicht Gemacht
Konvertieren.您可以为我们提供für的自动化实现方案。所以können Sie ein Gleichgewicht zwischen Ressourcennutzung und Genauigkeit finden。
Wennnungen Umfasst，Die Eine Hohe Genaurigkeit Oinen Hohen Dynamikumfang Erfordern，奥纳·沃恩斯·斯基·沃尔·沃尔·沃尔森·埃因·特普··普雷森Möchten，KönnenSycongeTisierbaren，ZielunabhängigenNativen Gleitkomma-HDL代码generieren。
Automatisches原型Fürfpgasund soc
Für verbreitete FPGA- und SoC-原型设计-Plattformen冯赛灵思公司®，英特尔®，微笑®und speedgoatkönnensie alles，是sie zumProgrammieren desGeräts.benötigen, mit einem Klick generieren。这个原型可以是eigenständiges Gerät betrieben werden，可以是mit的MATLAB和Simulink金宝appVerulden.Werden，Sodass Sie Ihm Von Dort Aus Stimuli Geben und Ein调试DurchführenKönnen。DannKönnenSIEIHNAUF Jedem FPGA，AsiC Oder Soc Wiedervenden，Uhn In Der Produktion Zu Implientieren。AußerdemKönnenSieZur问题Programmierung Benutzerdefinierte Prototyp-Platinen Einrichten。
Wiederverwendung von Modellen and Tests für die verification
Kosimulieren您可以使用MATLAB进行Simulink-金宝appModelle和测试，并使用通用的HDL-Code，使用图形指导®——奥得河节奏®模拟器ausgefuhrt将。Exportialen.Sie Diese Modelle und Tests Dann Als C-KomponentenFürSystemverilog DPI，在Ihrer中筛uvm.-basierten oder benutzerdefinierten verifikationsumgebung zu nutzen。
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kontaktieren siefilfüreine kundenspezifische evaluierung und ein auf ihre anforderungen zugeschnittesees preisangebot。
