主要内容
HDL代码生成
从MATLAB生成HDL代码®和仿真软金宝app件®
要在fpga或asic上实现DSP设计，您可以使用HDL编码器™或Filter design HDL Coder™。这两种产品下载188bet金宝搏都可以生成可合成和便携的VHDL®和Verilog®代码，并生成VHDL和Verilog测试台，以快速模拟、测试和验证生成的代码。
高密度脂蛋白编码器-从Simulink或MATLAB设计中生金宝app成代码。这种支持包金宝app括滤波器、数学和信号操作，以及其他针对资源使用和性能进行优化的算法，例如FFT HDL优化,传输线HDL优化,NCO HDL优化块。有关如何使用HDL编码器生成HDL代码的基本示例，请参阅可编程FIR滤波器的FPGA。
滤波器设计HDL编码器-从MATLAB滤波器设计生成代码。您可以使用Generate HDL用户界面或使用命令行选项访问代码和测试工作台生成特性。这些特性也集成到Filter Designer应用程序中。有关如何使用Filter Design HDL编码器生成HDL代码的示例，请参见高密度脂蛋白巴特沃斯滤波器(滤波器设计HDL编码器)。
要在Simulink或MATLAB中调试您的设计，金宝app请使用逻辑分析仪波形查看器。
金宝app模型可视化工具
| 逻辑分析仪 | 随着时间的推移，可视化、度量和分析转换和状态 |
功能
generatehdl |
生成量化DSP滤波器的HDL代码(需要滤波器设计HDL编码器) |
主题
在Simulink库浏览器和文档中支持HDL代金宝app码生成的块的过滤器。金宝app
为过滤系统对象生成HDL代码(滤波器设计HDL编码器)
了解从过滤器系统对象生成HDL代码的细节。
选择HDL代码生成参数来控制滤波器架构中速度与面积的权衡。
选择资源共享和管道优化选项。
选择一个支持基于帧的输入的块来生成HDL金宝app代码。
利用逻辑分析仪可视化一个可编程FIR滤波器的多个信号。
特色的例子
您也可以从以下列表中选择一个网站:
