HDLコード生成と検证ためのsim金宝appulink
高密度脂蛋白コードを記述することなく,FPGA, SoC, ASIC設計を探索,実装,および検証
高レベルで設計と確認を行い,高密度脂蛋白をFPGA、ASIC,またはシステムオンチップ(SoC)のプロトタイプ,またはプロジェクト用にMATLAB®または仿金宝app真软件®から直接生成,検証できます。
- 最適化され,可読性の良い硬件描述语言(VHDL)®またはVerilog®を任意のfpga，asic，またはsocハードウェア向け生成
- システムシステムレベルの设计设计とサブシステムレベルの装饰
- 数学，DSP，铁线通信，制御，ビジョン致理性用词高品质质なモデルでハードウェアサブを构筑
- 自动ガイダンスを用た固定小数への変换，任意のターゲットデバイスネイティブネイティブ浮浮浮浮演算生成
- MATLABと仿真金宝app软件からプロトタイプハードウェアへの直接実装とデバッグ
- アルゴリズムアルゴリズムモデルとテストテストケースを利用
「モデルベースデザインでは，従来の设计フローよりもアルゴリズムとシステム机能を早期に検证し，仕様変更により早く対応し，より多くの设计の代替案を评価できます。モデルベースデザインはアルゴリズムの専门家とRTLエンジニアの间のギャップを埋めるのに役立ち。」
ルネサスシステムデザイン神谷卫氏
高密度脂蛋白コード生成と検証のためのMATLABと仿金宝app真软件の使用
任意のターゲットへのHDLコード生成
高レベルの合成テクニックをて，ハードウェアハードウェア装配用のmatlabまた金宝appはsimulinkコードコード，可以読とトレーサビリティ优れ，合成可以なvhdlまたはverilog hdlコードにできます。このこのコードはfpga，asic，またはsocハードウェアウェアに対して最适さされてて，ポータブルポータブル。
ハードウェア设计の経験にかかわらず高品质のhdlコードを作物成作作作作作作者。高レベルでの作业である，ハードウェアアーキテクチャ间のトレードオフを确认てて的を达达达，自动的にhdlコードとインターフェイスを生成すること可が可口。
モデルベースデザインのコラボレーション
金宝app仿真软件では,アルゴリズムの開発担当者はハードウェア,ソフトウェア,アナログ設計エンジニアとコラボレーションできます。すべてのエンジニアが同じモデルを使って設計し,実装前にトレードオフの確認や,システムアーキテクチャの検証をすることができます。
これらのモデルから直接HDLコードを生成することで変更に柔軟に適応でき,硬件描述语言(VHDL)またはVerilog,モデル,定義された要件の間でのトレーサビリティを維持できます。
高密度脂蛋白にすぐ使えるモデルと例
ハードウェアへの実装をシミュレーションする高レベルのアルゴリズムブロックを用いてデザインを構築し,高品質のHDLコードを生成できます。ブロックには数学,三角関数,デジタル信号処理,無線通信,ビデオと画像処理が含まれています。5g / lte无线とビジョン処理のためのサブシステムのipもも使できます。
固定小数点化を簡単に
包装向けにデータデータを动机小数から固定小数点に自动的に変換します。こうすることでリソースの使用法と正確さのバランスが取れます。
デザインに高い精度または広いダイナミックレンジを要する計算が含まれる場合や,固定小数点への変換前にプロトタイプを生成したい場合,合成可能でターゲットに依存しないネイティブ浮動小数点高密度脂蛋白を生成できます。
自動FPGA, SoCプロトタイピング
赛灵思公司®，英特尔®, Microsemi®, SpeedgoatなどのFPGAおよびSoCプロトタイピングプラットフォーム向けには，ボタンボタンを押すだけでデバイスのプログラムに必要な全て全てをできできできできできできますますますますののの独立できる独立独立のできるできるでき金宝appるほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほかほか接続してスティミュラス生成やデバッグ用にも使えます。その後はどのようなFPGA、ASIC,またはSoCにも量産用の
包装としてとして利用できます。またまたプログラミングを容易にするためカスタムのプロトタイピングボードできできできできできできでき
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