高密度脂蛋白코드생성및검증을위한仿真软金宝app件
高密度脂蛋白코드를작성할필요없이FPGA, SoC또는ASIC설계를탐색,구현및검증합니다。
-상위레벨로설계하고확인한다음,FPGA、ASIC또는SoC (SoC)프로토타입또는상용프로젝트용으로MATLAB®또는仿金宝app真软件®에서직접HDL을생성하고검증합니다。
- FPGA、ASIC또는SoC하드웨어에최적화되고가독성높은硬件描述语言(VHDL)또는Verilog를생성합니다。
- 시스템레벨의디자인과서브시스템레벨구현을연결합니다。
- 수학、DSP무선통신,제어및비전처리용고품질하드웨어모델을사용하여하드웨어서브시스템을구축합니다。
- 자동화된안내기능을사용하여고정소수점으로변환하거나임의의타겟디바이스에대한네이티브부동소수점연산을생성합니다。
- 金宝app仿真软件MATLAB및에서직접프로토타입하드웨어에실장하고디버그합니다
- 알고리즘모델과테스트케이스를다시사용합니다。
“모델기반설계를통해알고리즘과시스템기능을조기에검증하고,사양변경사항을보다신속하게적용하고,기존설계플로우보다더많은설계대안에대해평가합니다。모델기반설계는알고리즘전문가와RTL엔지니어간의격차를줄이는데도움이됩니다。”
Mamoru Kamiya, Renesas System Design
高密度脂蛋白코드생성과검증에MATLAB및仿真软金宝app件사용하기
모든타겟에대한HDL코드생성
상위레벨의합성기술을사용하여,바로하드웨어에사용가능한MATLAB또는仿真软件를가독성金宝app과추적성이높고합성가능한硬件描述语言(VHDL)또는Verilog코드로컴파일합니다。이코드는모든FPGA、ASIC또는SoC하드웨어에서최적화되고이식이가능합니다。
하드웨어설계경험과관계없이고품질의HDL코드를생성할수있습니다。상위레벨에서작업을함으로써,하드웨어구조의트레이드오프를보다빠르게확인하여설계목표를달성하고HDL코드와인터페이스를자동을생성할수있습니다。
모델기반설계협업
金宝app仿真软件를통해알고리즘개발자는하드웨어,소프트웨어및아날로그설계엔지니어와협업할수있습니다。모든엔지니어들이동일한모델로설계하고,실장하기전에트레이드오프의확인하고시스템의구조를검증할수있습니다。
이모델에서직접HDL코드를생성함으로써변경사항을적용하고,硬件描述语言(VHDL)또는Verilog,모델및요구사항간의추적기능을유지관리할수있습니다。
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高密度脂蛋白에바로사용할수있는모델과예제
알고리즘의하드웨어구현을시뮬레이션하고고품질의HDL코드를생성하는상위레벨의블록을사용하여설계합니다。블록에는수학,삼각법,디지털신호처리,무선통신및비디오와이미지처리가포함됩니다。5 g / LTE무선과비전처리에서브시스템레벨의IP를사용할수있습니다。
자동FPGA및SoC프로토타이핑
Xilinx、英特尔、Microsemi및Speedgoat의널리사용되는FPGA와SoC프로토타이핑플랫폼에서는버튼을누르는것만으로도디바이스를프로그래밍하는데필요한모든것을생성할수있습니다。이프로토타입은독립형장치로실행하거나刺激과디버깅을위해MATLAB또는仿真软件에金宝app연결할수있습니다。그런다음FPGA、ASIC또는SoC에서상용실장목적으로재사용할수있습니다。또한프로그래밍을용이하게하기위해커스텀프로토타입보드를설정할수있습니다。
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