FPGA、ASIC或SoC项目的多个成员可以在抽象的高层上就关键的早期决策进行协作，然后生成代码和模型以快速启动实现。
用MATLAB®和仿真软金宝app件®您可以:
- 建模和模拟各种体系结构选择
- 自顶向下优化算法以实现
- 收敛于定点量化
- 生成生产质量的RTL和嵌入式C代码
- 生成用于数字或模拟仿真环境的验证模型
- 遵守功能安全认证工作流程
S金宝appimulink帮助系统架构师和硬件设计人员进行沟通。它就像一种共享的语言，使我们能够交流知识、思想和设计。金宝appSimulink和HDL Coder使我们能够专注于开发我们的算法，并通过模拟来完善我们的设计，而不是检查VHDL语法和编码规则。”
马塞尔·范·巴克尔飞利浦医疗
利用MATLAB进行生产设计与验证
SoC架构和自顶向下设计
算法开发人员可以与系统架构师和数字，模拟/混合信号，以及验证工程师在抽象的高层探索体系结构选项。这允许您和您的团队尝试分区策略，然后使用硬件微架构和定点量化等实现细节增量地改进分区。超过300块支持HDL代码生成，包括经过生金宝app产验证的硬件IP块和子系统。
在这个自顶向下的过程中，您可以不断地集成更详细的模型，以便在系统上下文中进行仿真，以尽早消除功能和性能问题。该过程允许您创建和管理系统级测试用例套件，并度量模型覆盖率，这样您就可以确信您的实现是成功的。
探索高层的实现权衡，验证每个细化步骤与之前已知的好版本的区别。
生成SystemVerilog DPI或UVM组件，加快验证环境的创建。
验证模型生成
您可以直接从支持C代码生成的MATLAB函数或Simulink模型生成模型来加快RTL验证环境的创建。金宝app金宝app这可以确保您准确地捕获用于RTL模拟的参考模型和刺激的高级行为。如果高级设计改变了，您可以重新生成模型。
这些验证组件使用SystemVerilog直接编程接口(DPI)，因此您可以在任何支持SystemVerilog的模拟器中使用它们。金宝app您可以选择生成通用验证方法(UVM)组件，如果您的RTL验证环境使金宝app用UVM。
您也可以从以下列表中选择一个网站: