高密度脂蛋白编码器
Generierung von VHDL- und Verilog-Code für FPGA- und ASIC-Entwürfe
HDL Coder generiert portable, synthetic erbaren Verilog®- und VHDL®-代码aus MATLAB®-Funktionen,仿金宝app真软件®-Modellen和Stateflow®-Diagrammen。Der generierte HDL-Code kann für dieFPGA-Programmierung订购für asic原型和Entwürfe verwendet werden。
HDL编码器umfast einen工作流顾问für die automatisierte Programmierung von Xilinx®, Microsemi®- und Intel®fpga。Sie können dieHDL-Architektur(49:42)und -实施者，kritische Pfade hervorheben und Schätzungen der硬件设备制造商。HDL编码器ermöglicht dieRuckverfolgbarkeitzwischen Ihrem 金宝appsimulink - model and dem erzeeugten Verilog- bzw。VHDL-Code and damit auh die codeverifizerung bei Hochintegritätssystemen gemäß DO-254 and anderen标准。
现在Loslegen:
Abstrahierter Hardwareentwurf
Wählen Sie aus über 300 HDL-fähigen 金宝appSimulink-Blöcken, MATLAB-Funktionen und statflow - diagrammen für denEntwurf《国际卫生条例》子系统。Simulieren Sie das Hardwareverhalten Ihres Entwurfs, eruieren Sie alternative Architekturen und generieren Sie synthetic erbaren VHDL- oder Verilog-Code。
硬件架构的算法zur Pulserkennung。
Herstellerunabhangiger Entwurf
Generieren Sie syntisierbaren RTL-Code für eine Vielzahl an Implementierungsabläufen undFPGA, ASIC和SoCBauteilen。柴油本模型können问题洛für原型和zum Erzeugen冯生产代码wiederverwendet werden
Generierung von effizientem herstellerunabhängigen und synthetic erbaren RTL-Code, der auf auf beliebien FPGA-， ASIC- oder SoC-Geräten bereitgestellt werden kann。
Lesbarer, rückverfolgbarer HDL-Code
steellen Sie die Rückverfolgbarkeit zwischen Ihren Anforderungen, Modellen und HDL sicher，嗯funktionalen Sicherheitsstandards wie做- 254，ISO 26262和IEC 61508祖茂堂entsprechen。Der generierte HDL-Code erfüllt die in Der Branche üblichen Regeln und istfür Code-Reviews lesbar。
Generierter HDL-Code ist mit dem quellmodelund den Anforderungen verknüpft。
Planbare Fertigstellung von Entwürfen
Erleichtern Sie Ingenieuren beim Entwurf von算法和硬件die Zusammenarbeit in einer gemeinsamen Umgebung, sodass Sie ihre individuelle Expertise einbringen können und keine Kommunikationslücken entstehen, wie dies bei herkömmlichen工作流mit Spezifikationsdokumenten und handcodierten RTL-Segmenten oft der Fall ist
Schnellere Hardwareentwicklung
算法和硬件集成在einer einheithen Umgebung lassen sich hochwertigsten Systementwürfe deutlich effizienter bestimmen。Sie erkennen zudem frühzeitig im Workflow, wie die Hardwareimplementierung sich möglicherweise auf Algorithmenbeschränkungen auswirkt。
Durch effiziente Zusammenarbeit werden细节der硬件实现frühzeitig im工作流zu算法hinzugefügt。
贝瑟optimierte Entwürfe
测试Sie eine Vielzahl a Optionen für die硬件架构和节日计算计算，bever Sie si für eine bestimmte RTL-Implementierung entscheiden。合成技术auf hoher摘要sorgen für die effiziente Zuordnung zubauteileressourcenen wie Logik, DSP-Blöcken und RAM。
Schnelle Evaluierung verschiedenster实现unsoptionen。
Fruhzeitige Verifizierung
模拟人的数字bzw。模拟Funktionen und Softwarefunktionalität auf Systemebene frühzeitig in Ihrem Workflow und sorgen Sie für die kontinuierliche集成，während Sie Ihre Modelle weiter für die Implementierung anpassen。Verwalten Sie Testsuites, messen Sie die Testabdeckung und erzeugen Sie Komponenten für die zügige rtl -验证。
验证和调试von抽象器Funktionalität sowie Generierung von Modellen für die rtl -验证。
FPGA-basierte Bauteile
Generieren Sie rtl代码，der efficient auf赛灵思公司-，英特尔——和Microsemifpga和港口SoC-Bauteile abgebildet werden kann。艾因加本和奥斯加本können你的生命Hardware-金宝appSupportpaketenfür gängige Platinen oder mit eigenen Referenzentwürfen den I/ o引脚和轴-寄存器auf Bauteilebene zuordnen。
测试算法für die Funkkommunikation auf einer FPGA-Prototypenplatine。
ASIC-Workflows
赋予并验证你是抽象家Hardwarefunktionalitatund -architekturen im Kontext Ihrer gememischten analogen bzw。数字系统和软件系统。国际贸易规则代码Ergebnisqualität (QoRASIC硬件erzielt。
echtzeit模拟和测试
您可以在programmierbare FPGA-E /模块冯SpeedgoatHerstellern mit dem HDL-Workflow-Advisor ansteuern und mit Simulink Rea金宝appl-Time™simuleren。本机Fließkomma-HDL-Codegenerierung vereinfacht工作流zugunsten von äußerst akkuratem原型。
Nutzung von HDL工作流顾问beim Entwurf für eine FPGA-I/O-Platine von Speedgoat。
Funkkommunikation
Entwerfen Sie Algorithmen auf Systemebene mithilife von erfasen oder live übertragenen Signalen und fügen Sie dann Hardwarearchitekturdetails hinzu oder verwenden Sie bereits vorhandene Subsysteme und Blöcke der无线HDL工具箱™．Die Bereitstellung kann für vorkonfigurierte软件无线电(SDR-Plattformen)oder benutzerdefinierte Zielhardware erfolgen。
Implementierung von Hardwarearchitekturen für Funkkommunikationsalgorithmen。
运动与运动
实施者Sie complex latenzarmeSteuerungs- und regelungssystemauf FPGA-， ASIC- oder SoC-Hardware, ohne dabei die gegebenenfalls nötigeFließkomma-Genauigkeit zu verlieren。模拟人Sie regelstreckenmodel，斯特伦Sie Ihren Entwurf für原型贝瑞特和verwenden Sie genutzte model erneut für模具生产贝瑞特。
Generierung von HDL aus fly ß koma - algorithmen zur Motorregelung。
视频和比尔德维拉贝东
Generieren Sie effizienten rtl代码aus Blöcken和子系统视觉HDL工具箱™， die Streaminghardware-Implementierungen von Bildverarbeitungsalgorithmen modellieren。建模与软件转换算法SoC Blockset™．
HDL-optimierte Blöcke für die Video- und Bildverarbeitung。
HIL-Regelstreckenmodellierung
Erstellen Sie Echtzeit-Simulationen komplexer Simscape™- hill - regelstreckenmodel(半)， die auf FPGA-RCP-Systemen(快速控制原型)ausgeführt werden。麻省理工学院Simscape HDL工作流顾问lassen sich自动完成Speedgoat-FPGA-I/ o模块程序。
Konvertierung eines simscape - regelstreckenmodelells zur Bereitstellung auf einer speed山羊- fpga - i /O-Platine
Entwurf für硬件
Entwickeln Sie算法，die efficient mit Streamingdaten arbeiten。Fügen Sie Hardwarearchitekturdetails mit HDL-fähigen 金宝appSimulink-Blöcken, benutzerdefinierten MATLAB-Funktionen und statflow - diagrammen hinzu。
Vom fly ßkomma zum Festkomma
在考夫基因组中，贝德Festkomma-Quantisierung werden zugunsten einer effizienteren Implementierung Abstriche Bei der numerischen Genauigkeit。定点设计师™ermöglicht die Automatisierung und Verwaltung dieses Prozesses, während die本机Fließkomma-HDL-Codegenerierung für Genauigkeit bei Operationen mit breiten dynamischen Bereichen sorgt。
Automatisieren Sie die Festkomma-Quantisierung, syntisieren Sie mit local fly ßkomma oder kombinieren Sie beide Ansätze。
原型和验证
消除Sie Bugs frühzeitig dank vorgezogener验证和stellen Sie sicher, dass die硬件im Systemkontext wie erwartet funktioniert。麻省理工学院高密度脂蛋白校验™können Sie fpga - prototype direkt aus MATLAB和Sim金宝appulink heraus debuggen und die nötigen Komponenten für eine schnellere rtl -验证generieren。
验证Sie抽象器Funktionalität, simuleren Sie generierten HDL-Code auf einem mit Simulink verbundenen FP金宝appGA和erzeeugen Sie die nötigen Simulationsmodelle。
AXI4-Stream für MIMO
Erzeugen von IP-Kernen mit meherren in/Out-Kanälen
axis - master mit hoher Bandbreite
Erzeugen von IP-Kernen mit bis zu 512 Bits auf einem AXI4-Masterdatenport
Simscape半实物
Entwicklung von HDL aus mehren Simscape-Netzen
HDL-Output mit混淆
Erzeugen von HDL-Code (nur Text) mit randomisierten Namenskennungen
每秒千兆样本(GSPS) NCO
Erzeugen framework -basierten Outputs aus HDL-optimierten NCO für hochgeschwindigkeit - anwendungen (zur Code-Generierung ist DSP System Toolbox erforderlich)
变量CIC-Dezimierungsfaktor
Festlegen des dezimierungsaktors als Eingabe in den CIC-Dezimierer HDL-optimierten Block (zur Code-Generierung ist DSP System Toolbox erforderlich)
详情zu diesen Merkmalen und den zugehörigen Funktionen finden Sie indenVersionshinweisen．
