使用HDL Coder™IP核心生成工作流程为没有嵌入式ARM®处理器的Xilinx®零件开发参考设计，但仍然利用HDL Coder™生成的AXI接口来控制DUT。具体而言，此示例将使用Xilinx Kintex-7 KC705板和MicroBlaze™软处理器在参考设计中运行基于LightwightIP（LWIP）的TCP / IP固件服务器，以从连接的网络上的任何位置访问HDL Coder™生成的DUT寄存器。此外，该示例还将突出显示从实现为多个标量端口的寄存器的集合和实现为单个矢量端口的寄存器集合之间的差异。

使用HDL Coder™IP核心生成工作流程为没有嵌入式ARM®处理器的Xilinx®零件开发参考设计，但仍然利用HDL Coder™生成的AXI接口来控制DUT。此示例使用MATLAB作为AXI Master IP从HDL Verifer™通过启用参考设计参数选项来访问HDL Coder™生成的DUT寄存器将JTAG MATLAB插入AXI Master。然后，您可以直接从MATLAB访问DUT寄存器。或者，您可以使用Xilinx JTAG AXI Master通过编写Tcl命令使用Vivado Tcl控制台访问DUT寄存器。对于Xilinx JTAG AXI Master，您需要创建自定义参考设计。FPGA设计在Xilinx Kintex-7 KC705板上实现。

使用HDL Coder™IP核心生成工作流程为没有嵌入式ARM®处理器的Intel®零件开发参考设计，但它仍然利用HDL Coder™生成的AXI接口来控制DUT。此示例使用MATLAB作为AXI Master IP从HDL Verifer™通过启用参考设计参数选项来访问HDL Coder™生成的DUT寄存器将JTAG MATLAB插入AXI Master。然后，您可以直接从Matlab访问DUT寄存器。或者，您可以将Intel Qsys（TM）JTAG使用到Avalon Master Bridge IP，以在Qsys系统控制台中使用TCL命令访问FPGA寄存器。对于英特尔JTAG AXI Master，您需要创建自定义参考设计。FPGA设计在箭头Deca Max 10 FPGA评估套件上实现。