asic和soc
在asic上建模、验证和编写算法
领域专家和硬件工程师使用MATLAB®和Sim金宝appulink®完成ASIC的原型和生产设计。使用MATLAB和Simulin金宝appk，您可以:
- 精炼算法对ASIC硬件以消除规范误解
- 在抽象的高层模拟片上系统行为
- 通过重用系统级模型和测试用例，尽早开始验证
- 生成生产质量RTL
“Simu金宝applink环境非常适合系统级架构探索。模拟比他们在我们之前的工作流程中快200倍 - 而Simulink型号可以轻松转换为C以及HDL代码，这实现了高可扩展性和可重用性。“金宝app
肯·陈，法拉第
使用MATLAB与asic和soc
建模ASIC设计
添加硬件体系结构(13)到您的数字算法。这包括定点量化(30:45)，这样你就可以更有效地利用资源本机浮点代码生成，因此您可以更轻松地在FPGA上创建原型。重用您的测试和golden reference算法来模拟每个后续的优化。HDL编码器™ 可以生成一个高密度脂蛋白试验台验证从Simulink模型中保存的测试向量所生成的HDL DUT。金宝app
HDL编码器直接从HDL-Ready Simulink和Matlab功能块和eventFlow生成可合成的VHDL或Verilog金宝app®图表。您可以从同一模型中生成代码FPGA原型(20:51)和生产实施。这种方法提供了敏捷性和重用到您的硬件设计和验证工作流程。
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soc行为模拟
模型数字，模拟，和软件功能在高抽象级别上结合在一起，以在实现之前识别并消除系统级错误和性能问题。使用SoC块集模拟内存、内部和外部连接，以及调度和操作系统效果™.
使用Simulink test™构建和自动化系统级测试用例，并使用Simulink Coverag金宝appe™来报告度量指标以满足您的需求。
在整个项目中，不断验证您的SOC，确保在项目中确保等效性和SoC级兼容性。
尽早开始验证
HDL Verifier™可重用MATLAB和Simulink测试环境来验金宝app证FPGA设计。
与联合仿真(35分)，您可以自动运行MATLAB或Simulink测试台，连接到Verilog或VHDL设金宝app计，并在Mentor Graphics或Cadence design Systems的模拟器中运行。
导出模拟或数字模型SystemVerilog DPI.(19)在SystemVerilog模拟器中用作参考模型、刺激或快速仿真模型的组件synopsys.,节奏设计系统,或导师图形．
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- 用MATLAB验证了汽车雷达信号处理的硬件实现(26:55)
- 为模拟混合信号验证生成SystemVerilog DPI(50分)
- 通过连接到MATLAB来提高RTL验证(41:03)
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